KR20050069427A - Method for fabricating shallow trench isolation - Google Patents
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- 238000002955 isolation Methods 0.000 title claims abstract description 32
- 238000000034 method Methods 0.000 title claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 16
- 229920005591 polysilicon Polymers 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 claims abstract description 8
- 150000004767 nitrides Chemical class 0.000 claims description 7
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical group CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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Abstract
본 발명은 제1트렌치의 저면에 제2트렌치를 형성하고, 제2트렌치에는 에어 갭이 형성되도록 상기 제2트렌치 및 제1트렌치를 매립하는 소자분리막 형성 방법에 관한 것이다.The present invention relates to a method of forming an isolation layer in which a second trench is formed on a bottom surface of a first trench, and a second trench and a first trench are buried so that an air gap is formed in the second trench.
본 발명의 소자 분리막 형성 방법은 기판상에 제1절연막 및 제2절연막을 순차적으로 형성하는 단계; 상기 제2절연막 상부에 패턴을 형성하고, 상기 패턴을 이용하여 제1트렌치를 형성하는 단계; 상기 기판상에 제3절연막을 형성하는 단계; 상기 제3절연막상에 폴리 실리콘을 형성하는 단계; 상기 폴리 실리콘을 전면 식각하여 하드 마스크를 형성하는 단계; 상기 하드 마스크를 이용하여 상기 제1트렌치의 저면에 제2트렌치를 형성하는 단계; 상기 하드 마스크 및 제3절연막을 제거하는 단계; 상기 제1트렌치 및 제2트렌치에 제4절연막을 형성하는 단계; 상기 제1트렌치 및 제2트렌치에 제5절연막으로 충진하면서 제1트렌치에 에어 갭이 생성되도록 하는 단계; 및 상기 제5절연막을 평탄화하고 제1절연막 및 제2절연막을 제거하는 단계를 포함하여 이루어짐에 기술적 특징이 있다.The method of forming an isolation layer of the present invention comprises the steps of sequentially forming a first insulating film and a second insulating film on a substrate; Forming a pattern on the second insulating layer, and forming a first trench using the pattern; Forming a third insulating film on the substrate; Forming polysilicon on the third insulating film; Etching the entire polysilicon to form a hard mask; Forming a second trench in the bottom of the first trench using the hard mask; Removing the hard mask and the third insulating layer; Forming a fourth insulating layer in the first trench and the second trench; Filling an air gap in the first trench while filling the first trench and the second trench with a fifth insulating layer; And planarizing the fifth insulating layer and removing the first insulating layer and the second insulating layer.
따라서, 본 발명의 소자 분리막 형성 방법은 제1트렌치 및 제2트렌치를 형성하고, 제2트렌치에 에어 갭을 형성함으로써, 불완전한 충진으로 인한 산화물 보이드 형성을 방지하고, 소자분리막의 유전율을 줄여 절연의 효과를 극대화하는 효과가 있다.Accordingly, the method of forming the isolation layer of the present invention forms the first trench and the second trench and forms an air gap in the second trench, thereby preventing oxide voids due to incomplete filling and reducing the dielectric constant of the isolation layer. It is effective to maximize the effect.
Description
본 발명은 소자 분리막 형성 방법에 관한 것으로, 보다 자세하게는 제1트렌치 및 제2트렌치를 형성하고, 상기 제2트렌치에는 에어 갭을 형성하여 소자 분리막의 특성을 향상시키는 소자 분리막 형성 방법에 관한 것이다.The present invention relates to a method of forming an isolation layer, and more particularly, to a method of forming an isolation layer, in which a first trench and a second trench are formed, and an air gap is formed in the second trench to improve characteristics of the isolation layer.
종래에는, 일반적으로 반도체 소자를 분리하는 방법으로는 선택적 산화법으로 질화막을 이용하는 LOCOS(local oxidation of silicon, 이하 LOCOS) 소자 분리 방법이 이용되어 왔다. LOCOS 소자 분리 방법은 질화막을 마스크로 해서 실리콘 웨이퍼 자체를 열산화시키기 때문에 공정이 간소해서 산화막의 소자 응력 문제가 적고, 생성되는 산화막질이 좋다는 이점이 있다. 그러나, LOCOS 소자 분리 방법을 이용하면 소자 분리 영역이 차지하는 면적이 크기 때문에 소자의 미세화에 한계가 있을 뿐만 아니라 버즈 비크(bird's beak)가 발생하게 된다.Conventionally, a LOCOS (local oxidation of silicon, LOCOS) device isolation method using a nitride film has been used as a method for separating semiconductor devices. Since the LOCOS device isolation method thermally oxidizes the silicon wafer itself using a nitride film as a mask, the process is simple, and there is an advantage that the device stress problem of the oxide film is small, and the resulting oxide film quality is good. However, when the LOCOS device isolation method is used, the area of the device isolation region is large, thereby limiting device miniaturization and generating bird's beaks.
상기와 같은 문제점을 극복하기 위해 LOCOS 소자 분리 방법을 대체하는 기술로서 트렌치 소자 분리(shallow trench isolation, 이하 STI)가 있다. 트렌치 소자 분리에서는 실리콘 웨이퍼에 트렌치를 만들어 절연물을 집어넣기 때문에 소자 분리 영역이 차지하는 면적이 작아서 소자의 미세화에 유리하다. 현재 적용되는 STI 공정은 반도체 기판을 건식 식각하여 트렌치를 형성한 후 건식식각으로 인한 손상(damage)을 큐어링(curing)한 후, 계면 특성 및 활성영역과 소자격리영역의 모서리 라운딩 특성을 향상시키기 위해 트렌치 내부를 열산화하여 산화막을 형성하는 공정을 진행한다. 이후 산화막이 형성된 트렌치를 메우도록 반도체 기판 전면에 절연막을 두껍게 증착하고 화학적 기계적 연마(chemical mechanical polishing)를 진행하여 반도체 기판을 평탄화한다.In order to overcome the above problems, there is a trench trench isolation (STI) as a technique to replace the LOCOS device isolation method. In trench device isolation, a trench is formed in a silicon wafer to insulate the insulator, so the area of the device isolation region is small, which is advantageous for miniaturization of the device. Currently applied STI process is to dry the semiconductor substrate to form a trench, and then to cure the damage caused by dry etching, and then to improve the interface characteristics and the corner rounding characteristics of the active region and the device isolation region In order to do this, the inside of the trench is thermally oxidized to form an oxide film. Thereafter, an insulating film is thickly deposited on the entire surface of the semiconductor substrate to fill the trench in which the oxide film is formed, and chemical mechanical polishing is performed to planarize the semiconductor substrate.
도 1a 내지 도 1d는 종래 기술에 의한 STI 형성 방법의 공정 단면도이다.1A to 1D are cross-sectional views of a STI forming method according to the prior art.
먼저, 도 1a에서 보는 바와 같이 기판(10)상에 패드 산화막(11) 및 질화막(12)을 증착한 후, 패턴(13)을 형성한다.First, as shown in FIG. 1A, after the pad oxide film 11 and the nitride film 12 are deposited on the substrate 10, the pattern 13 is formed.
다음, 도 1b에서 보는 바와 같이 상기 형성된 패턴을 이용하여 상기 질화막 및 패드 산화막을 식각하여 트렌치(14)를 형성한다.Next, as shown in FIG. 1B, the nitride layer and the pad oxide layer are etched using the formed pattern to form the trench 14.
다음, 도 1c에서 보는 바와 같이 상기 형성된 트렌치에 TEOS(Tetra-ethoxysilane, 이하 TEOS) 산화막과 같은 절연물(15)을 증착하여 트렌치를 충진하는 단계이다.Next, as shown in FIG. 1C, a trench is filled by depositing an insulator 15 such as a TE-oxide (TEOS) oxide film in the formed trench.
다음, 도 1d에서 보는 바와 같이 상기 질화막 및 패드 산화막을 완전히 제거하여 STI를 완성하는 단계이다. Next, as shown in FIG. 1D, the nitride film and the pad oxide film are completely removed to complete the STI.
그러나, 상기와 같은 종래의 소자 분리막 형성 방법은 소자의 집적도가 높아짐에 따라 소자 분리막의 CD(Critical Dimension, 이하 CD)가 작아지고 이에 따라 매립(Gap fill) 능력이 한계에 부딪혀 불완전한 매립으로 인해 소자의 불량을 발생시킬 뿐만 아니라 소자 분리막의 산화막으로 인해 발생한 기생 유전율에 의해 RC 딜레이가 발생하는 등의 문제점이 있다.However, in the conventional method of forming a device isolation layer as described above, as the degree of integration of the device increases, the CD (Critical Dimension) of the device isolation layer becomes smaller, and thus the gap fill ability hits a limit, resulting in incomplete filling. Not only does it cause a defect, but also a RC delay occurs due to the parasitic dielectric constant caused by the oxide film of the device isolation layer.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 제1트렌치 및 제2트렌치를 형성하고, 제2트렌치에 에어 갭을 형성함으로써, 불완전한 충진으로 인한 산화물 보이드 형성을 방지하고, 소자분리막의 유전율을 줄여 절연의 효과를 극대화하는 소자 분리막 형성 방법을 제공함에 본 발명의 목적이 있다. Accordingly, the present invention is to solve the problems of the prior art as described above, by forming the first trench and the second trench, by forming an air gap in the second trench, to prevent the formation of oxide voids due to incomplete filling, It is an object of the present invention to provide a device isolation film forming method for maximizing the effect of insulation by reducing the dielectric constant of the device isolation film.
본 발명의 상기 목적은 기판상에 제1절연막 및 제2절연막을 순차적으로 형성하는 단계; 상기 제2절연막 상부에 패턴을 형성하고, 상기 패턴을 이용하여 제1트렌치를 형성하는 단계; 상기 기판상에 제3절연막을 형성하는 단계; 상기 제3절연막상에 폴리 실리콘을 형성하는 단계; 상기 폴리 실리콘을 전면 식각하여 하드 마스크를 형성하는 단계; 상기 하드 마스크를 이용하여 상기 제1트렌치의 저면에 제2트렌치를 형성하는 단계; 상기 하드 마스크 및 제3절연막을 제거하는 단계; 상기 제1트렌치 및 제2트렌치에 제4절연막을 형성하는 단계; 상기 제1트렌치 및 제2트렌치에 제5절연막으로 충진하면서 제1트렌치에 에어 갭이 생성되도록 하는 단계; 및 상기 제5절연막을 평탄화하고 제1절연막 및 제2절연막을 제거하는 단계를 포함하여 이루어진 소자 분리막 형성 방법에 의해 달성된다.The above object of the present invention comprises the steps of sequentially forming a first insulating film and a second insulating film on a substrate; Forming a pattern on the second insulating layer, and forming a first trench using the pattern; Forming a third insulating film on the substrate; Forming polysilicon on the third insulating film; Etching the entire polysilicon to form a hard mask; Forming a second trench in the bottom of the first trench using the hard mask; Removing the hard mask and the third insulating layer; Forming a fourth insulating layer in the first trench and the second trench; Filling an air gap in the first trench while filling the first trench and the second trench with a fifth insulating layer; And planarizing the fifth insulating film and removing the first insulating film and the second insulating film.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.
도 2a 내지 도 2g는 본 발명에 의한 소자 분리막 형성 방법의 공정 단면도이다.2A to 2G are cross-sectional views illustrating a method of forming a device isolation film according to the present invention.
먼저, 도 2a는 기판상에 제1절연막 및 제2절연막을 순차적으로 형성하는 단계이다. 도에서 보는 바와 같이 소정의 소자가 형성된 기판(21)상에 제1절연막(22) 및 제2절연막(23)을 순차적으로 형성한다. 이때 상기 제1절연막은 열산화 공정으로 패드 산화막을 형성하는 것이 바람직하다. 상기 패드 산화막은 이후 공정에서 기판에 손상이 가지 않도록 하는 보호막 역할을 하게 된다. 또한 상기 제2절연막은 질화막을 증착하는데, 이후 기판을 식각할 때 하드 마스크의 역할을 하게 된다.First, FIG. 2A is a step of sequentially forming a first insulating film and a second insulating film on a substrate. As shown in the drawing, the first insulating film 22 and the second insulating film 23 are sequentially formed on the substrate 21 on which the predetermined elements are formed. In this case, it is preferable that the first insulating film form a pad oxide film by a thermal oxidation process. The pad oxide film serves as a protective film to prevent damage to the substrate in a subsequent process. In addition, the second insulating layer deposits a nitride layer, and then serves as a hard mask when etching the substrate.
다음, 도 2b는 상기 제2절연막상부에 패턴을 형성하고, 상기 패턴을 이용하여 제1트렌치를 형성하는 단계이다. 도에서 보는 바와 같이 제2절연막상에 포토레지스트를 코팅하고 노광 및 현상 공정으로 패턴을 형성한다. 그리고 상기 패턴을 이용하여 제2절연막, 제1절연막 및 기판을 순차적으로 식각하여 제1트렌치(24)를 형성한다. 이때 상기 제2절연막은 하부의 제1절연막 및 기판을 식각할 때 하드 마스크의 역할을 하여 하부의 제1트렌치가 잘 형성되도록 한다. 이때 상기 제1트렌치의 깊이는 기존 트렌치 깊이의 60 내지 80%의 깊이만을 형성한다.Next, FIG. 2B illustrates forming a pattern on the second insulating layer and forming a first trench using the pattern. As shown in the figure, a photoresist is coated on the second insulating film and a pattern is formed by an exposure and development process. The first trench 24 is formed by sequentially etching the second insulating layer, the first insulating layer, and the substrate using the pattern. In this case, the second insulating layer serves as a hard mask when etching the lower first insulating layer and the substrate so that the lower first trench is well formed. At this time, the depth of the first trench forms only a depth of 60 to 80% of the existing trench depth.
다음, 도 2c는 상기 기판상에 제3절연막을 형성하고 폴리 실리콘층을 형성하는 단계이다. 도에서 보는 바와 같이 기판에 열산화 공정을 가하게 되면 트렌치 내부와 같이 실리콘 기판이 노출된 영역에 제3절연막(25)인 열산화막이 형성된다. 상기 제3절연막은 이후 증착되는 폴리 실리콘과 하부 기판을 분리시켜 줄 뿐만 아니라 이후 제2트렌치를 형성할 때 마스크의 역할을 하게 된다. 그리고 상기 제3절연막상에 폴리 실리콘(26)을 형성한다. 상기 폴리 실리콘은 단차 도포성이 우수하여 트렌치의 표면을 따라 일정한 두께로 증착된다.Next, FIG. 2C is a step of forming a third insulating film and forming a polysilicon layer on the substrate. As shown in the drawing, when the thermal oxidation process is applied to the substrate, a thermal oxide film, which is the third insulating layer 25, is formed in the region where the silicon substrate is exposed, such as in the trench. The third insulating layer not only separates the polysilicon deposited therefrom and the lower substrate, but also acts as a mask when forming the second trench. Polysilicon 26 is formed on the third insulating layer. The polysilicon is excellent in step coverage and is deposited to a constant thickness along the surface of the trench.
다음, 도 2d는 상기 폴리 실리콘을 전면 식각하여 하드 마스크를 형성하고, 상기 폴리 하드 마스크를 이용하여 상기 제1트렌치의 저면에 제2트렌치를 형성하는 단계이다. 도에서 보는 바와 같이 폴리 실리콘을 일정 시간 동안 전면 식각하여 폴리 실리콘 측벽(27)을 형성하고, 상기 폴리 실리콘 측벽을 폴리 하드 마스크처럼 이용하여 제1트렌치 저면의 제3절연막을 식각하여 제2트렌치 일부를 형성하고. 상기 제3절연막의 오픈된 영역을 오픈된 마스크로 이용하여 제2트렌치(28)를 형성한다. 즉, 폴리 실리콘으로 에치백하여 제3절연막의 일부를 오픈하여 식각한다. 그리고 제3절연막의 오픈된 영역으로 하부의 실리콘 기판을 식각하여 제2트렌치를 형성한다.Next, FIG. 2D is a step of forming a hard mask by etching the polysilicon on the entire surface, and forming a second trench on the bottom of the first trench using the poly hard mask. As shown in the figure, polysilicon is etched entirely for a predetermined time to form a polysilicon sidewall 27, and the third insulating layer on the bottom of the first trench is etched using the polysilicon sidewall as a poly hard mask to partially etch the second trench. To form. The second trench 28 is formed using the open region of the third insulating layer as an open mask. That is, part of the third insulating film is opened and etched by etching back with polysilicon. The lower silicon substrate is etched into the open region of the third insulating layer to form a second trench.
다음, 도 2e는 상기 폴리 하드 마스크 및 제3절연막을 제거하는 단계이다. 도에서 보는 바와 같이 상기 제1트렌치에 남아 있는 폴리 실리콘 및 제3절연막을 제거한다.Next, FIG. 2E is a step of removing the poly hard mask and the third insulating layer. As shown in the drawing, the polysilicon and the third insulating layer remaining in the first trench are removed.
다음, 도 2f는 상기 제1트렌치 및 제2트렌치에 제4절연막을 형성하고, 상기 제1트렌치 및 제2트렌치에 제5절연막으로 충진하면서 제1트렌치에 에어 갭이 생성되도록 하는 단계이다. 도에서 보는 바와 같이 열산화 공정으로 제1트렌치 및 제2트렌치의 노출된 실리콘 기판상에 실리콘 열산화막인 제4절연막(29)을 형성하단. 이어서 상기 제1트렌치 및 제2트렌치를 TEOS(Tetra-ethoxysilane, 이하 TEOS) 산화막인 제5절연막(30)으로 충진한다. 이때 상기 제1트렌치에 에어 갭(31)이 생기도록 TEOS 산화막의 증착 조건을 적절히 조절한다. 이때 기존보다 낮아진 단차에 의해 제1트렌치에는 에어 갭이 잘 형성되지 않지만 낮은 입구가 좁고 제1트렌치로부터 깊은 곳에 위치한 제2트렌치에 에어 갭이 형성되기 쉽다.Next, FIG. 2F is a step of forming an air gap in the first trench while forming a fourth insulating film in the first trench and the second trench and filling the first trench and the second trench with a fifth insulating film. As shown in the drawing, a fourth insulating film 29, which is a silicon thermal oxide film, is formed on the exposed silicon substrates of the first and second trenches by a thermal oxidation process. Subsequently, the first and second trenches are filled with a fifth insulating layer 30 which is a TEOS (Tetra-ethoxysilane, TEOS) oxide film. At this time, the deposition conditions of the TEOS oxide film are appropriately adjusted so that an air gap 31 is formed in the first trench. At this time, the air gap is not formed well in the first trench due to a step lower than the conventional one, but the air gap is likely to be formed in the second trench which is narrow in the lower inlet and is located deep from the first trench.
다음, 도 2g는 상기 제5절연막을 평탄화하고 제1절연막 및 제2절연막을 제거하는 단계이다. 도에서 보는 바와 같이 제5절연막을 평탄화하고, 제2절연막 및 제1절연막을 습식 식각으로 제거하여 소자 분리막을 완성한다.Next, FIG. 2G illustrates a step of planarizing the fifth insulating layer and removing the first insulating layer and the second insulating layer. As shown in the figure, the fifth insulating layer is planarized, and the second insulating layer and the first insulating layer are removed by wet etching to complete the device isolation layer.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.It will be apparent that changes and modifications incorporating features of the invention will be readily apparent to those skilled in the art by the invention described in detail. It is intended that the scope of such modifications of the invention be within the scope of those of ordinary skill in the art including the features of the invention, and such modifications are considered to be within the scope of the claims of the invention.
따라서, 본 발명의 소자 분리막 형성 방법은 제1트렌치 및 제2트렌치를 형성하고, 제2트렌치에 에어 갭을 형성함으로써, 불완전한 충진으로 인한 산화물 보이드 형성을 방지하고, 소자분리막의 유전율을 줄여 절연의 효과를 극대화하는 효과가 있다.Accordingly, the method of forming the isolation layer of the present invention forms the first trench and the second trench and forms an air gap in the second trench, thereby preventing oxide voids due to incomplete filling and reducing the dielectric constant of the isolation layer. It is effective to maximize the effect.
도 1a 내지 도 1d는 종래기술에 의한 소자 분리막 형성 방법의 공정 단면도.1A to 1D are cross-sectional views of a method of forming a device isolation film according to the prior art.
도 2a 내지 도 2g는 본 발명에 의한 소자 분리막 형성 방법의 공정 단면도.2A to 2G are cross-sectional views illustrating a method of forming a device isolation film according to the present invention.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030101518A KR20050069427A (en) | 2003-12-31 | 2003-12-31 | Method for fabricating shallow trench isolation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030101518A KR20050069427A (en) | 2003-12-31 | 2003-12-31 | Method for fabricating shallow trench isolation |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050069427A true KR20050069427A (en) | 2005-07-05 |
Family
ID=37259841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030101518A KR20050069427A (en) | 2003-12-31 | 2003-12-31 | Method for fabricating shallow trench isolation |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050069427A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100760908B1 (en) * | 2005-12-28 | 2007-09-21 | 동부일렉트로닉스 주식회사 | Method for fabricating semiconductor device |
| KR100810409B1 (en) * | 2006-10-31 | 2008-03-04 | 주식회사 하이닉스반도체 | Method of forming a isolation structure in a semiconductor device |
-
2003
- 2003-12-31 KR KR1020030101518A patent/KR20050069427A/en not_active Application Discontinuation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100760908B1 (en) * | 2005-12-28 | 2007-09-21 | 동부일렉트로닉스 주식회사 | Method for fabricating semiconductor device |
| KR100810409B1 (en) * | 2006-10-31 | 2008-03-04 | 주식회사 하이닉스반도체 | Method of forming a isolation structure in a semiconductor device |
| US7736991B2 (en) | 2006-10-31 | 2010-06-15 | Hynix Semiconductor Inc. | Method of forming isolation layer of semiconductor device |
| US7977205B2 (en) | 2006-10-31 | 2011-07-12 | Hynix Semiconductor Inc. | Method of forming isolation layer of semiconductor device |
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