KR20060067373A - Method of fabricating trench isolation without void - Google Patents
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- 238000002955 isolation Methods 0.000 title claims abstract description 22
- 239000011800 void material Substances 0.000 title description 4
- 238000004519 manufacturing process Methods 0.000 title 1
- 238000000034 method Methods 0.000 claims abstract description 55
- 238000005530 etching Methods 0.000 claims abstract description 44
- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 150000004767 nitrides Chemical class 0.000 claims description 24
- 238000009413 insulation Methods 0.000 claims description 5
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 3
- 240000008042 Zea mays Species 0.000 abstract 1
- 235000005824 Zea mays ssp. parviglumis Nutrition 0.000 abstract 1
- 235000002017 Zea mays subsp mays Nutrition 0.000 abstract 1
- 235000005822 corn Nutrition 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 230000007547 defect Effects 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
본 발명의 트랜치 아이솔레이션 형성 방법은, 반도체 기판 위에 패드 절연막 및 하드 마스크막을 순차적으로 형성하는 단계와, 하드 마스크막 위에 개구부를 갖는 마스크막 패턴을 형성하는 단계와, 마스크막 패턴을 식각 마스크로 한 1차 식각공정으로 개구부에 의해 노출되는 하드 마스크막을 일정 깊이까지 제거하는 동시에 마스크막 패턴 하부의 하드 마스크막의 일부도 제거되도록 하는 단계와, 마스크막 패턴을 식각 마스크로 한 2차 식각공정으로 하드 마스크막 및 패드 절연막의 노출부분을 제거하여 패드 절연막 패턴 및 하드 마스크막 패턴이 순차적으로 적층된 트랜치용 식각 마스크막 패턴을 형성하는 단계와, 마스크막 패턴을 제거하는 단계와, 트랜치용 식각 마스크막 패턴을 식각 마스크로 한 식각공정으로 반도체 기판을 일정깊이까지 제거하여 트랜치를 형성하는 단계와, 트랜치가 매립되도록 절연막을 형성하는 단계와, 절연막에 대해 평탄화 공정을 수행하여 하드 마스크막 패턴이 노출되도록 하는 단계와, 그리고 하드 마스크막 패턴을 제거하는 단계를 포함한다.The trench isolation forming method of the present invention comprises the steps of sequentially forming a pad insulating film and a hard mask film on a semiconductor substrate, forming a mask film pattern having an opening on the hard mask film, and using the mask film pattern as an etching mask. The second etching process removes the hard mask film exposed to the opening to a certain depth, and removes a part of the hard mask film under the mask film pattern, and the second mask process using the mask film pattern as an etching mask. And removing the exposed portion of the pad insulating layer to form a trench etching mask layer pattern in which the pad insulating layer pattern and the hard mask layer pattern are sequentially stacked, removing the mask layer pattern, and removing the trench etching layer pattern. The etching process using the etching mask provides the semiconductor substrate to a certain depth. Forming a trench, forming an insulating film to fill the trench, performing a planarization process on the insulating film to expose the hard mask film pattern, and removing the hard mask film pattern. .
트랜치, 아이솔레이션, 보이드, 콘 컵Trench, Isolation, Boyd, Corn Cup
Description
도 1 내지 도 3은 종래의 트랜치 아이솔레이션 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.1 to 3 are cross-sectional views illustrating a conventional trench isolation method.
도 4 내지 도 7은 본 발명에 따른 트랜치 아이솔레이션 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.4 to 7 are cross-sectional views illustrating a method of forming trench isolation according to the present invention.
본 발명은 반도체소자의 아이솔레이션 형성 방법에 관한 것으로서, 특히 보이드 결함이 없는 트랜치 아이솔레이션 형성 방법에 관한 것이다.BACKGROUND OF THE
최근 반도체소자의 고집적화 경향에 따라 소자 간의 분리 거리가 매우 짧아짐으로써, 기존의 전통적인 로코스(LOCOS; LOCal Oxidation of Silicon) 아이솔레이션 방법으로는 불가능한 치수의 소자간 아이솔레이션을 위해, 반도체 기판에 트랜치를 형성하고 이 트랜치를 실리콘 산화물과 같은 절연물로 매립함으로써 소자간 아이솔레이션을 실현하는 트랜치 아이솔레이션 방법이 널리 사용되고 있다.Recently, the separation distance between devices is very short due to the high integration trend of semiconductor devices, and trenches are formed on the semiconductor substrate for inter-device isolation of dimensions that cannot be achieved by the conventional LOCOS (LOCal Oxidation of Silicon) isolation method. Trench isolation methods that realize isolation between devices by embedding the trenches with an insulator such as silicon oxide are widely used.
도 1 내지 도 3은 종래의 트랜치 아이솔레이션 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.1 to 3 are cross-sectional views illustrating a conventional trench isolation method.
먼저 도 1을 참조하면, 실리콘 기판과 같은 반도체 기판(100) 위에 패드 산화막(110) 및 질화막(120)을 순차적으로 적층한다. 그리고 질화막(120) 위에 질화막(120)의 일부 표면을 노출시키는 개구부(132)를 갖는 마스크막 패턴(130)을 형성한다. 마스크막 패턴(130)은 포토레지스트막으로 형성할 수 있다.First, referring to FIG. 1, a
다음에 도 2를 참조하면, 마스크막 패턴(도 1의 130)을 식각 마스크로 한 식각공정으로 질화막(120) 및 패드 산화막(110)의 노출부분을 순차적으로 제거한다. 그러면 도시된 바와 같이 패드 산화막 패턴(112) 및 질화막 패턴(122)이 순차적으로 적층된 구조가 만들어지고, 트랜치 아이솔레이션이 만들어진 반도체 기판(100) 표면이 노출된다. 다음에 마스크막 패턴(130)을 제거한 후에 식각공정을 수행하여 노출된 반도체 기판(100)을 일정 깊이로 식각하여 트랜치(140)를 형성한다.Next, referring to FIG. 2, exposed portions of the
다음에 도 3을 참조하면, 트랜치(140) 형성을 위한 식각공정에 의해 발생된 트랜치(140) 내벽손상을 제거하기 위하여 산화막(150)을 트랜치(140) 내벽에 형성한다. 다음에 NSG(Non Silica Glass)와 같은 절연막(160)을 형성하여 트랜치(140)를 매립시킨다. 그리고 질화막 패턴(122)이 노출되도록 화학적기계적 평탄화(CMP)법을 이용한 평탄화 공정을 수행한다. 그리고 남은 질화막 패턴(122)을 제거하면 트랜치 아이솔레이션막이 만들어진다.Next, referring to FIG. 3, an
그런데 이와 같은 종래의 트랜치 아이솔레이션 형성 방법에 의하면, 절연막(160)의 열악한 스텝커버리지로 인하여 트랜치(140) 내부를 완전히 매립시키지 못하고 내부에 보이드(void)(170)가 만들어진다. 이와 같은 보이드는 후속공정에서 불량을 야기시킬 수 있으며, 이와 같은 불량 발생에 의해 수율이 감소된다는 문제가 있다.However, according to the conventional trench isolation forming method, due to the poor step coverage of the
본 발명이 이루고자 하는 기술적 과제는, 내부에 보이드 결함이 발생하지 않도록 하는 트랜치 아이솔레이션 형성 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a trench isolation formation method in which void defects do not occur therein.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 트랜치 아이솔레이션 형성 방법은,In order to achieve the above technical problem, the trench isolation forming method according to the present invention,
반도체 기판 위에 패드 절연막 및 하드 마스크막을 순차적으로 형성하는 단계;Sequentially forming a pad insulating film and a hard mask film on the semiconductor substrate;
상기 하드 마스크막 위에 개구부를 갖는 마스크막 패턴을 형성하는 단계;Forming a mask layer pattern having an opening on the hard mask layer;
상기 마스크막 패턴을 식각 마스크로 한 1차 식각공정으로 상기 개구부에 의해 노출되는 상기 하드 마스크막을 일정 깊이까지 제거하는 동시에 상기 마스크막 패턴 하부의 질화막의 일부도 제거되도록 하는 단계;Removing the hard mask layer exposed by the opening portion to a predetermined depth by a first etching process using the mask layer pattern as an etching mask and removing a portion of the nitride layer under the mask layer pattern;
상기 마스크막 패턴을 식각 마스크로 한 2차 식각공정으로 상기 하드 마스크막 및 패드 절연막의 노출부분을 제거하여 패드 절연막 패턴 및 하드 마스크막 패턴이 순차적으로 적층된 트랜치용 식각 마스크막 패턴을 형성하는 단계;Forming an etching mask layer pattern for trenches in which the pad insulation layer pattern and the hard mask layer pattern are sequentially stacked by removing the exposed portions of the hard mask layer and the pad insulation layer by a second etching process using the mask layer pattern as an etching mask; ;
상기 마스크막 패턴을 제거하는 단계;Removing the mask layer pattern;
상기 트랜치용 식각 마스크막 패턴을 식각 마스크로 한 식각공정으로 상기 반도체 기판을 일정깊이까지 제거하여 트랜치를 형성하는 단계;Forming a trench by removing the semiconductor substrate to a predetermined depth by an etching process using the trench etching mask layer pattern as an etching mask;
상기 트랜치가 매립되도록 절연막을 형성하는 단계;Forming an insulating film to fill the trench;
상기 절연막에 대해 평탄화 공정을 수행하여 상기 하드 마스크막 패턴이 노출되도록 하는 단계; 및Performing a planarization process on the insulating layer to expose the hard mask layer pattern; And
상기 하드 마스크막 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.And removing the hard mask layer pattern.
상기 1차 식각공정은 습식식각을 사용하여 수행할 수 있다.The first etching process may be performed using wet etching.
상기 2차 식각공정은 건식식각을 사용하여 수행할 수 있다.The secondary etching process may be performed using dry etching.
상기 2차 식각공정은 상기 질화막패턴의 측벽이 경사지도록 수행하는 것이 바람직하다.The secondary etching process may be performed such that the sidewall of the nitride film pattern is inclined.
상기 트랜치를 형성한 후에는 상기 트랜치의 내벽에 산화막을 형성하는 단계를 더 포함할 수 있다.After forming the trench, the method may further include forming an oxide layer on an inner wall of the trench.
상기 트랜치를 매립하는 절연막을 형성한 후에는 고온공정을 수행하는 단계를 더 포함할 수 있다.After forming the insulating layer filling the trench, the method may further include performing a high temperature process.
상기 트랜치를 매립하는 절연막을 형성하는 단계는 화학적기상증착법을 사용하여 수행할 수 있다.The step of forming an insulating layer filling the trench may be performed using chemical vapor deposition.
상기 하드 마스크막은 질화막으로 형성할 수 있다.The hard mask layer may be formed of a nitride layer.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.
도 4 내지 도 7은 본 발명에 따른 트랜치 아이솔레이션 형성 방법을 설명하 기 위하여 나타내 보인 단면도들이다.4 to 7 are cross-sectional views illustrating a method of forming trench isolation according to the present invention.
먼저 도 4를 참조하면, 실리콘 기판과 같은 반도체 기판(200) 위에 패드 절연막(210)을, 예컨대 산화막을 사용하여 형성한다. 이어서 패드 절연막(210) 위에 하드 마스크막으로서 질화막(220)을 형성한다. 그리고 질화막(220) 위에 마스크막 패턴, 예컨대 포토레지스트막 패턴(230)을 형성한다. 이 포토레지스트막 패턴(230)은 질화막(220)의 일부 표면을 노출시키는 개구부(232)를 갖는다. 다음에 이 포토레지스트막 패턴(230)을 식각 마스크로 한 1차 식각공정을 수행하여 개구부(232)에 의해 노출되는 질화막(220)을 일정 깊이까지 제거하는 동시에 포토레지스트막 패턴(230) 하부의 질화막(220)의 일부도 제거되도록 한다. 이와 같이 포토레지스트막 패턴(230)에 의해 덮인 질화막(220)의 일부도 함께 제거되도록 하기 위해서 상기 1차 식각공정은 습식식각법을 사용하여 수행할 수 있다.First, referring to FIG. 4, a
다음에 도 5를 참조하면, 상기 포토레지스트막 패턴(도 4의 230)을 식각 마스크로 한 2차 식각공정을 수행하여 질화막(220) 및 패드 절연막(210)의 노출부분을 순차적으로 제거한다. 그러면 패드 절연막 패턴(212) 및 질화막 패턴(222)이 순차적으로 적층되는 구조의 트랜치용 식각 마스크막 패턴이 만들어진다. 2차 식각공정은 건식식각법을 사용하여 수행할 수 있으며, 이때 질화막 패턴(222)의 측벽이 경사진 콘 컵(cone cup) 형태로 만들기 위해 경사식각(slop etch)을 수행한다. 트랜치용 식각 마스크막 패턴을 형성한 후에는 포토레지스트막 패턴(230)을 제거한다. 그리고 트랜치용 식각 마스크막 패턴을 식각 마스크로 한 식각공정을 수행하여 반도체 기판(200)의 노출부분을 일정 깊이까지 제거한다. 그러면 도시된 바와 같이 반도체 기판(200) 내에 트랜치(240)가 만들어진다.Next, referring to FIG. 5, a second etching process using the
다음에 도 6을 참조하면, 고온공정을 수행하여 트랜치(240) 내벽에 산화막(250)을 형성한다. 이 산화막(250)은 트랜치(240) 형성을 위한 건식식각에 의한 트랜치(240) 내벽의 손상을 치유하고 스트레스(stress)를 경감시키기 위한 것이다. 다음에 트랜치(240) 내부가 완전히 매립되도록 절연막(260)을 형성한다. 이 절연막(260)은 화학적기상증착(CVD; Chemical Vapor Deposition)법을 사용하여 형성할 수 있다. 이 절연막(260)은 NSG(Non Silica Glass) 종류로 형성할 수 있는데, 반드시 이에 한정되는 것은 아니다. 절연막(260)을 형성한 후에는 특성안정화를 위해 고온공정을 수행한다.Next, referring to FIG. 6, an
다음에 도 7을 참조하면, 화학적기계적 평탄화(CMP; Chemical Mechanical Polishing) 공정을 수행하여 질화막 패턴(222)이 노출되도록 절연막(260)을 일정 두께 제거한다. 다음에 남은 질화막 패턴(222)을 제거하면, 도시된 바와 같이 보이드 결함이 발생되지 않은 트랜치 아이솔레이션막(270)이 형성된다.Next, referring to FIG. 7, a thickness of the insulating
지금까지 설명한 바와 같이, 본 발명에 따른 트랜치 아이솔레이션 형성 방법에 의하면, 트랜치를 매립하는 절연막의 스텝커버리지가 열악하더라도 트랜치용 식각 마스크막 패턴이 콘 컵(cone cup) 형태로 만들어지므로 트랜치를 매립하는 절연막 내부에 보이드가 발생하는 것을 억제할 수 있다는 효과가 제공된다.As described so far, according to the trench isolation forming method according to the present invention, even if the step coverage of the insulating film filling the trench is poor, since the etching mask film pattern for the trench is made in the form of a cone cup, the insulating film filling the trench The effect of suppressing the generation of voids inside is provided.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상 의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.
Claims (8)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040106128A KR20060067373A (en) | 2004-12-15 | 2004-12-15 | Method of fabricating trench isolation without void |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040106128A KR20060067373A (en) | 2004-12-15 | 2004-12-15 | Method of fabricating trench isolation without void |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20060067373A true KR20060067373A (en) | 2006-06-20 |
Family
ID=37161942
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020040106128A KR20060067373A (en) | 2004-12-15 | 2004-12-15 | Method of fabricating trench isolation without void |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR20060067373A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100864628B1 (en) * | 2007-07-31 | 2008-10-22 | 주식회사 하이닉스반도체 | Method for fabricating isolation in semiconductor device |
-
2004
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
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