KR100869853B1 - Method of fabricating trench isloation layer in the semiconductor device - Google Patents
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Abstract
Description
도 1 내지 도 7은 본 발명에 따른 반도체소자의 트랜치 소자분리막 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.1 to 7 are cross-sectional views illustrating a method of forming a trench isolation layer in a semiconductor device according to the present invention.
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 반도체소자의 트랜치 소자분리막 형성방법에 관한 것이다.BACKGROUND OF THE
최근 반도체소자의 고집적화 경향에 따라 소자간의 분리거리가 매우 짧아지고 있다. 이에 따라 기존의 전통적인 로코스(LOCOS; LOCal Oxidation of Silicon) 형태의 소자분리 구조로는 한계를 나타내고 있다. 따라서 로코스로는 불가능한 치수의 소자분리를 위해, 반도체기판에 트랜치를 형성하고, 이 트랜치를 절연물로 매립함으로써 소자분리를 실현하는 트랜치 소자분리막이 널리 사용되고 있다.Recently, the separation distance between devices has become very short due to the high integration trend of semiconductor devices. Accordingly, the conventional isolation structure of the LOCOS (LOCal Oxidation of Silicon) type device is showing a limitation. Therefore, in order to separate devices having dimensions that are not possible with LOCOS, trench device isolation films for forming device trenches and embedding the trenches with insulators to realize device isolation are widely used.
이와 같은 트랜치 소자분리막을 형성하는 일반적인 방법을 설명하면, 먼저 반도체기판 위에 하드마스크막패턴을 형성하여 활성영역을 한정하는 소자분리영역의 반도체기판을 노출시킨다. 다음에 하드마스크막패턴을 식각마스크로 한 식각으 로 노출된 반도체기판을 일정 깊이 식각하여 소자분리용 트랜치를 형성한다. 다음에 트랜치 형성을 위한 식각에 의해 발생된 트랜치 내벽손상을 제거하기 위하여 측벽산화막을 트랜치 내벽에 형성하고, 그 위에 라이너질화막을 형성한다. 다음에 절연막을 증착하여 트랜치를 매립시키는 갭-필(gap-fill)을 수행한다. 다음에 하드마스크막패턴이 노출되도록 화학적기계적평탄화(CMP)법을 이용한 평탄화를 수행한다. 다음에 남은 하드마스크막패턴을 제거하면 트랜치 소자분리막이 만들어진다.Referring to the general method of forming the trench isolation layer, first, a hard mask layer pattern is formed on the semiconductor substrate to expose the semiconductor substrate in the isolation region that defines the active region. Next, the semiconductor substrate exposed by the etching using the hard mask layer pattern as an etching mask is etched to a certain depth to form an isolation trench. Next, a sidewall oxide film is formed on the trench inner wall to remove the trench inner wall damage caused by etching for forming the trench, and a liner nitride film is formed thereon. Next, an insulating film is deposited to perform a gap-fill filling the trench. Next, planarization using a chemical mechanical planarization (CMP) method is performed to expose the hard mask film pattern. If the remaining hard mask pattern is removed next, a trench isolation layer is formed.
이와 같은 트랜치 소자분리막 형성과정에 있어서, 소자가 초고집적화됨에 따라 트랜치 내부를 절연막으로 채우는 갭-필 공정이 점점 어려워지고 있는 실정이다. 따라서 최근에는 스핀-온 절연막(SOD; Spin-On Dielectric)으로 갭-필을 수행하는 방법이 제안된 바 있다. 이 방법에 따르면, PSZ(Polysilazane)와 같은 액체상태의 절연물질을 스핀-코팅(spin coating)시켜 트랜치 내부를 채운다. 다음에 열공정을 수행하여 용매를 제거하고 막질을 유동화시킨다. 다음에 치유(curing)공정을 수행하고, 이어서 평탄화를 수행하여 하드마스크막패턴이 노출되도록 한다. 다음에 습식세정을 수행하여 스핀-온 절연막을 리세스(recess)시킨다. 그리고 고밀도 플라즈마(HDP; High Density Plasma) 방식으로 산화막에 대한 증착 및 식각을 반복하여 리세스된 부분을 매립시킴으로써 트랜치 소자분리막을 형성한다.In the process of forming a trench isolation layer, as the device becomes ultra-highly integrated, a gap-fill process of filling the trench with an insulating layer becomes increasingly difficult. Therefore, recently, a method of performing a gap-fill with a spin-on dielectric (SOD) has been proposed. According to this method, a liquid insulating material such as polysilazane (PSZ) is spin-coated to fill the trench. The thermal process is then performed to remove the solvent and fluidize the membrane. Next, a curing process is performed, and then a planarization is performed to expose the hard mask film pattern. Next, wet cleaning is performed to recess the spin-on insulating film. The trench isolation layer is formed by filling the recessed portion by repeatedly depositing and etching the oxide layer using a high density plasma (HDP) method.
그런데 습식세정시 스핀-온 절연막이 리세스됨에 따라 노출되는 트랜치 측벽이 매우 거칠게 되며, 후속의 고밀도 플라즈마 산화막 형성을 위한 증착 및 식각시 이 거칠은 트랜치 측벽에 플로린(F)이 남게 된다. 특히 거칠은 표면으로 인하여 네가티브 기울기를 갖는 면이 생기고, 이 네가티브 기울기를 갖는 면에 남은 플로 린(F)은 산소(O2) 플라즈마 처리로도 쉽게 제거되지 않는다. 이와 같이 잔존하는 플로린(F)은 트랜치 내에 보이드(void)를 유발하여 트랜치 소자분리 특성의 열화를 야기할 수 있다.However, as the spin-on insulating layer is recessed during wet cleaning, exposed trench sidewalls become very rough, and florin F remains on the rough trench sidewalls during deposition and etching for subsequent formation of a high density plasma oxide layer. In particular, the rough surface causes a surface having a negative slope, and florin (F) remaining on the surface having the negative slope is not easily removed even by an oxygen (O 2 ) plasma treatment. As such, the remaining florin F may cause voids in the trench to cause deterioration of trench isolation characteristics.
본 발명이 이루고자 하는 기술적 과제는, 스핀-온 절연막의 이용에 의해 트랜치의 노출 측벽의 네가티브 기울기를 갖는 면에 남게 되는 플로린(F)을 제거함으로써 보이드 발생을 억제하여 트랜치 소자분리 특성의 열화를 방지할 수 있도록 하는 반도체소자의 트랜치 소자분리막 형성방법을 제공하는 것이다.The technical problem to be achieved by the present invention is to prevent the deterioration of the trench element isolation characteristics by suppressing the generation of voids by removing the florin (F) remaining on the surface having a negative slope of the exposed sidewall of the trench by using the spin-on insulating film The present invention provides a method of forming a trench isolation layer for a semiconductor device.
본 발명의 일 실시예에 따른 반도체소자의 트랜치 소자분리막 형성방법은, 기판 위에 마스크막패턴을 형성하는 단계; 상기 마스크막패턴을 이용한 식각으로 상기 기판에 트랜치를 형성하는 단계; 상기 트랜치를 제1 절연막으로 채우는 단계; 습식세정으로 상기 트랜치의 내벽 상부가 노출되도록 상기 제1 절연막을 리세스시키는 단계; 및 고밀도 플라즈마 방법을 이용한 증착 및 식각을 반복하여 상기 제1 절연막이 리세스된 부분을 제2 절연막으로 채우되, 첫번째 증착 및 식각이 이루어진 후에 수소 라디컬 처리를 수행하는 단계를 포함한다.A method of forming a trench isolation layer in a semiconductor device according to an embodiment of the present invention includes forming a mask layer pattern on a substrate; Forming a trench in the substrate by etching using the mask layer pattern; Filling the trench with a first insulating film; Recessing the first insulating layer to expose the upper portion of the inner wall of the trench by wet cleaning; And repeating deposition and etching by using a high density plasma method to fill the recessed portion of the first insulating layer with the second insulating layer, and performing hydrogen radical treatment after the first deposition and etching are performed.
상기 제1 절연막은 스핀-온 절연막으로 형성할 수 있다.The first insulating layer may be formed as a spin-on insulating layer.
상기 수소 라디컬 처리는 수소 리모트 플라즈마 방법을 사용하여 수행할 수 있다.The hydrogen radical treatment may be performed using a hydrogen remote plasma method.
상기 제2 절연막은 고밀도 플라즈마 산화막으로 형성할 수 있다.The second insulating film may be formed of a high density plasma oxide film.
상기 수소 라디컬 처리를 수행한 후에 수소 라디컬 제거를 위한 산소 플라즈마 처리를 수행하는 단계를 더 포함할 수 있다.After performing the hydrogen radical treatment, the method may further include performing an oxygen plasma treatment for removing hydrogen radicals.
이하 첨부도면을 참조하면서 본 발명의 실시예를 보다 상세하게 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1 내지 도 7은 본 발명에 따른 반도체소자의 트랜치 소자분리막 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.1 to 7 are cross-sectional views illustrating a method of forming a trench isolation layer in a semiconductor device according to the present invention.
도 1을 참조하면, 실리콘기판과 같은 기판(100) 위에 마스크막패턴(110)을 형성한다. 이 마스크막패턴(110)은 버퍼산화막패턴(111) 및 패드질화막패턴(112)이 순차적으로 배치되는 구조를 갖는다. 마스크막패턴(110)에 의해 기판(100) 표면 중 소자분리영역에 해당하는 표면이 노출된다. 마스크막패턴(110)을 형성한 후에는, 마스크막패턴(110)을 식각마스크로 한 식각으로 기판(100)의 노출표면을 일정 깊이 식각한다. 이 식각은 건식식각방법을 사용하여 수행할 수 있으며, 이 식각에 의해 기판(100)의 소자분리영역에는 일정 깊이의 트랜치(120)가 만들어진다.Referring to FIG. 1, a
비록 도면에 나타내지는 않았지만, 트랜치(120)을 형성한 후에 트랜치 형성을 위한 식각공정에 의해 발생된 트랜치 내벽손상을 제거하기 위하여 측벽산화막(미도시)을 트랜치(120) 내벽에 형성하고, 그 위에 라이너 질화막(미도시)을 형성할 수 있다.Although not shown in the drawings, a sidewall oxide film (not shown) is formed on the inner wall of the
도 2를 참조하면, 트랜치(120) 내부가 채워지도록 전면에 제1 절연막으로서 스핀-온 절연막(SOD)(131)을 코팅한다. 즉 PSZ(Polysilazane)과 같은 액체 상태의 절연물질을 스핀 코팅(spin coating)을 사용하여 코팅한다. 다음에 열처리를 수행하여 용매를 제거하고 막질을 유동화시킨다. 다음에 치유공정을 수행한다.Referring to FIG. 2, a spin-on insulating film (SOD) 131 is coated on the entire surface of the
도 3을 참조하면, 스핀-온 절연막(131)에 대한 평탄화를 수행하여 마스크막패턴(110) 표면이 노출되도록 한다. 이 평탄화는 화학적기계적폴리싱(CMP)방법을 사용하여 수행할 수 있다. 다음에 평탄화에 의한 불순물 제거를 위한 습식세정을 수행한다. 스핀-온 절연막(131)은 습식세정액에 대한 제거율이 높으며, 이에 따라 습식세정이 이루어진 후 스핀-온 절연막(131)은 리세스되어, 트랜치(120)의 측벽 상부가 노출된다.Referring to FIG. 3, the surface of the
다음에 제2 절연막으로서 고밀도 플라즈마 산화막을 증착하는데, 고밀도 플라즈마 산화막은 증착(deposition)과 식각(etching)을 교대로 반복적으로 수행하여 형성한다. 즉 SiH4 가스와 O2 가스를 이용한 증착을 수행하여 고밀도 플라즈마 산화막을 증착하고, 이어서 인-시츄(in-situ)로 NF3 가스를 이용한 식각공정을 수행하여 증착된 고밀도 플라즈마 산화막 덩어리들이 트랜치(120) 바닥 위에 쌓이도록 한다. 그런데 습식세정에 의해 스핀-온 절연막(131)이 리세스되어 노출되는 트랜치(120) 측벽 상부는 그 거칠기(roughness)가 심해지고, 따라서 고밀도 플라즈마 산화막 증착을 위해 수행되는 첫 증착공정에서 고밀도 플라즈마 산화막 덩어리(140)들이 거칠게 트랜치(120) 측벽 상부에 증착된다. 이후 인-시츄로 수행되는 식각공정에 의해 식각가스로부터 발생되는 플로린(F)(150)이 트랜치(120) 측벽 상부에 부착되는데, 특히 덩어리(140)에 의해 만들어지는 네가티브 기울기에 부착된 플로 린(F)(150)은 쉽게 제거되지 않는다. 경우에 따라서는 고밀도 플라즈마 산화막을 증착하기 전에 라이너를 형성할 수도 있다.Next, a high density plasma oxide film is deposited as the second insulating film, which is formed by alternately repeatedly performing deposition and etching. In other words, the high density plasma oxide layer is deposited by performing deposition using SiH 4 gas and O 2 gas, followed by etching process using NF 3 gas in-situ. 120) Stack on the floor. However, the roughness of the upper portion of the sidewalls of the
도 4를 참조하면, 상기 네가티브 기울기에 부착된 플로린(F)(150)을 제거하기 위하여 수소 라디컬(H*) 처리(Hydrogen radical treatment)를 수행한다. 이 수소 라디컬 처리는 수소 리모트 플라즈마(H remote plasma)방법을 사용하여 수행한다. 즉 기판(100)을 챔버 내에 로딩시킨 후에, 원격에서 수소 라디컬을 형성하고, 이 수소 라디컬(H*)을 플라즈마 상태로 기판(100)에 공급시킨다. 이와 같이 공급된 수소 라디컬(H*)은 트랜치(120) 측벽 상부에 부착된 플로린(F)(150)과 반응되고, 이에 따라 플로린(F)(150)이 제거된다.Referring to FIG. 4, hydrogen radical (H *) treatment is performed to remove florin (F) 150 attached to the negative slope. This hydrogen radical treatment is carried out using the H remote plasma method. That is, after loading the
도 5를 참조하면, 수소 라디컬(H*)을 공급하여 플로린(F)을 제거한 후에는 산소(O2) 플라즈마 처리를 수행하여 트랜치(120) 내에 남아있는 수소 라디컬(H*)을 모두 제거한다. 또한 산소(O2) 플라즈마 처리에 의해 트랜치(120)의 측벽 거칠기는 완화된다.Referring to FIG. 5, after removing florin (F) by supplying hydrogen radicals (H *), oxygen (O 2 ) plasma treatment is performed to remove all hydrogen radicals (H *) remaining in the
도 6을 참조하면, 고밀도 플라즈마 산화막의 증착 및 식각공정을 계속 반복적으로 수행하여 트랜치(120)가 고밀도 플라즈마 산화막(132)에 의해 매립되도록 한다. 다음에 마스크막패턴(110) 표면이 노출되도록 평탄화를 수행한 후에 마스크막패턴(110)을 제거한다. 그러면 도 7에 나타낸 바와 같이, 트랜치(120) 하부에는 스핀-온 절연막(131)으로 매립되고, 트랜치(120) 상부에는 고밀도 플라즈마 산화막(132)으로 매립되어 형성되는 트랜치 소자분리막(130)이 만들어진다.Referring to FIG. 6, the
지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 트랜치 소자분리막 형성방법에 따르면, 스핀-온 절연막을 제1 절연막으로 형성한 후 리세스시키고, 이후에 고밀도 플라즈마 산화막을 제2 절연막으로 증착 및 식각 단계를 반복하여 수행하는 과정에서 첫번째 증착 및 식각을 수행한 후에 수소 라디컬 처리를 수행함으로써, 트랜치 측벽의 플로린(F)을 제거할 수 있으며, 이에 따라 기존에 플로린(F)에 의한 보이드 발생을 억제시킬 수 있다는 이점이 제공된다.As described above, according to the method of forming a trench device isolation film of a semiconductor device according to the present invention, after forming the spin-on insulating film as the first insulating film and then recessing, and then depositing and etching the high density plasma oxide film as the second insulating film By performing the hydrogen radical treatment after the first deposition and etching in the process of repeating the steps, it is possible to remove the florin (F) of the trench sidewall, thereby preventing the generation of voids by the florin (F) The advantage is that it can be suppressed.
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CN105448801A (en) * | 2014-05-28 | 2016-03-30 | 中芯国际集成电路制造(上海)有限公司 | Method for forming shallow trench isolation |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20030013761A (en) * | 2001-08-09 | 2003-02-15 | 삼성전자주식회사 | Structure of Trench Isolation and Method of Forming The Same |
KR100413890B1 (en) * | 1995-03-02 | 2004-03-19 | 동경 엘렉트론 주식회사 | Manufacturing method and manufacturing apparatus of semiconductor device |
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100413890B1 (en) * | 1995-03-02 | 2004-03-19 | 동경 엘렉트론 주식회사 | Manufacturing method and manufacturing apparatus of semiconductor device |
KR20030013761A (en) * | 2001-08-09 | 2003-02-15 | 삼성전자주식회사 | Structure of Trench Isolation and Method of Forming The Same |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105448801A (en) * | 2014-05-28 | 2016-03-30 | 中芯国际集成电路制造(上海)有限公司 | Method for forming shallow trench isolation |
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