KR20010010027A - Method for forming trench isolation - Google Patents

Method for forming trench isolation Download PDF

Info

Publication number
KR20010010027A
KR20010010027A KR1019990028702A KR19990028702A KR20010010027A KR 20010010027 A KR20010010027 A KR 20010010027A KR 1019990028702 A KR1019990028702 A KR 1019990028702A KR 19990028702 A KR19990028702 A KR 19990028702A KR 20010010027 A KR20010010027 A KR 20010010027A
Authority
KR
South Korea
Prior art keywords
trench
layer
substrate
trench isolation
hto
Prior art date
Application number
KR1019990028702A
Other languages
Korean (ko)
Inventor
이윤성
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019990028702A priority Critical patent/KR20010010027A/en
Publication of KR20010010027A publication Critical patent/KR20010010027A/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Abstract

PURPOSE: A method for forming a trench isolation layer is provided to prevent a dent, generating between a trench isolation layer and an upper substrate. CONSTITUTION: A pad oxide layer(212) is formed on a semiconductor substrate(210). The first HTO(High temperature Oxide layer)(214), a silicon nitride layer, and an ARC(Anti-reflective Coating layer) are deposited by sequence on the pad oxide layer(212). By etching the ARC, the silicon nitride layer, and the first HTO(214), an opening is made. Using the ARC as a mask, the pad oxide layer(212) and the substrate(210) are etched, and a trench is built. An oxide layer(222) is vaporized inside of the substrate of the trench through a heat oxidization method. A liner(224) covers the whole substrate(210) including the trench. A trench isolation layer(226) is doped on the substrate(210) for filling up the trench. To expose the silicon nitride layer, the trench isolation layer(226), the liner(224), and the ARC are flattened by a CMP(Chemical Mechanical Polishing) method or a dry etch back step and the ARC is removed. Through a strip process, the silicon nitride layer and the liner are removed. When removing the liner, the liner is overetched and recessed, and a dent(D) is formed between the first HTO(214) and the trench isolation layer(226). The second HTO is vaporized on the whole substrate(210), and reclaims the dent(D). The second and the first HTO is erased with the dent(D) using a wet etch step.

Description

트렌치 격리 형성 방법{METHOD FOR FORMING TRENCH ISOLATION}How to Form Trench Isolation {METHOD FOR FORMING TRENCH ISOLATION}

본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로 트렌치 격리 형성 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly to a method of forming trench isolation.

반도체 집적도가 높아지면서 디자인 룰(design rule)이 서브-쿼터 미크론(sub-quarter micron;0.25㎛) 이하로 작아지고 있다. 고집적화가 되면서 커패시터의 용량 유지 및 증대, 소자간의 격리 등의 문제점들이 대두되고 있다. 특히, 소자간의 격리는 이미 종래의 LOCOS(LOCal Oxidation of Silicon) 방법은 한계를 드러나 현재는 대부분 얕은 트렌치 격리(STI:Shallow Trench Isolation) 방법을 사용하고 있다. 얕은 트렌치 격리는 소자간 격리 영역의 기판을 파서 트렌치를 만들고 그 속을 절연막으로 채우는 방법이다.As semiconductor integration increases, design rules are becoming smaller than sub-quarter microns (0.25 μm). With high integration, problems such as maintaining and increasing capacitor capacity and isolation between devices are on the rise. In particular, isolation between devices already shows limitations of the conventional LOCOS (LOCal Oxidation of Silicon) method, but most of them use the shallow trench isolation (STI) method. Shallow trench isolation is a method of digging a substrate in an isolation region and filling it with an insulating film.

도 1a 및 도 1b는 종래의 반도체 메모리 장치의 트렌치 형성 방법과 문제점을 보여주는 단면도이다.1A and 1B are cross-sectional views illustrating a trench forming method and a problem in a conventional semiconductor memory device.

도 1a를 참조하면, 반도체 기판(110) 상에 패드 산화막(112), 실리콘 질화막(114) 및 ARC(Anti-Reflective Coating)(도면에 미도시)막이 차례로 형성된다. 사진 공정을 통해 상기 ARC막 및 실리콘 질화막(114)이 식각되어 트렌치 식각 마스크가 형성된다. 상기 트렌치 식각 마스크를 사용하여 상기 패드 산화막(112) 및 상기 기판(110)이 식각되므로 상기 기판(110) 내에 트렌치가 형성된다.Referring to FIG. 1A, a pad oxide film 112, a silicon nitride film 114, and an anti-reflective coating (ARC) film (not shown) are sequentially formed on the semiconductor substrate 110. The ARC film and the silicon nitride film 114 are etched through the photolithography process to form a trench etching mask. Since the pad oxide layer 112 and the substrate 110 are etched using the trench etch mask, trenches are formed in the substrate 110.

상기 트렌치 내벽에 산화막(116)이 형성된다. 상기 트렌치를 포함하여 상기 기판(110) 전면에 라이너(118)가 증착된다. 상기 트렌치를 채우도록 상기 기판(110) 전면에 트렌치 격리막(120)이 증착된다. 상기 실리콘 질화막(114)이 노출되도록 상기 트렌치 격리막(120), 라이너(118) 및 ARC막이 평탄화 식각된다.An oxide film 116 is formed on the inner wall of the trench. The liner 118 is deposited on the entire surface of the substrate 110 including the trench. A trench isolation layer 120 is deposited on the entire surface of the substrate 110 to fill the trench. The trench isolation layer 120, the liner 118, and the ARC layer are planarized and etched to expose the silicon nitride layer 114.

도 1b를 참조하면, 상기 실리콘 질화막(114)이 제거된다. 이 때, 상기 라이너(118)가 실리콘 질화막(114)과 동일 물질이기 때문에 동시에 식각된다. 상기 실리콘 질화막(114)을 완전히 제거하기 위해 과식각이 진행되기 때문에 상기 라이너(118)도 식각되어 리세스된다. 즉, 상기 기판(110) 표면 상부보다 더 아래로 식각되어 상기 기판(110)과 트렌치 격리막(120) 사이에 홈이 생긴다. 이 홈이 덴트(D)라고 불린다.Referring to FIG. 1B, the silicon nitride film 114 is removed. At this time, since the liner 118 is made of the same material as the silicon nitride film 114, the liner 118 is simultaneously etched. Since overetching is performed to completely remove the silicon nitride film 114, the liner 118 is also etched and recessed. In other words, a groove is formed between the substrate 110 and the trench isolation layer 120 by etching below the upper surface of the substrate 110. This groove is called the dent (D).

상기 덴트(D)로 인해 트랜지스터에 험프(hump)를 발생시켜 DRAM(Dynamic Random Access Memory)의 액티비티(activity)를 저하시키는 문제, 트렌치 격리막에 형성되는 게이트의 게이트 폴리 브리지(gate poly bridge) 문제 및 트랜지스터의 드레솔드 전압 다운(threshold voltage down) 문제 등이 발생될 수 있다.The dent (D) generates a hump (hum) in the transistor to reduce the activity of the DRAM (Dynamic Random Access Memory), a problem of gate poly bridge (gate poly bridge) of the gate formed in the trench isolation layer and Problems with the threshold voltage down of the transistor may occur.

본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 트렌치 격리막과 기판 상부 사이에 발생되는 덴트를 방지할 수 있는 트렌치 격리 형성 방법을 제공함에 그 목적이 있다.The present invention has been proposed to solve the above-mentioned problems, and an object thereof is to provide a trench isolation formation method capable of preventing dents generated between the trench isolation layer and the upper portion of the substrate.

도 1a 및 도 1b는 종래의 트렌치 격리 형성 방법과 문제점을 보여주는 단면도 및;1A and 1B are cross-sectional views illustrating problems and methods of forming a conventional trench isolation;

도 2a 내지 도 2f는 본발명의 실시예에 따른 트렌치 격리 형성 방법의 제조 공정을 순차적으로 보여주는 단면도이다.2A through 2F are cross-sectional views sequentially illustrating a manufacturing process of a trench isolation forming method according to an exemplary embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

110. 210 : 반도체 기판 112, 212 : 패드 산화막110. 210: semiconductor substrate 112, 212: pad oxide film

214 : 제 1 HTO막 114, 216 : 실리콘 질화막214: first HTO film 114, 216 silicon nitride film

218 : ARC막 220 : 오프닝218: ARC film 220: opening

116, 222 : 산화막 118, 224 : 라이너116, 222: oxide film 118, 224: liner

120, 226 : 트렌치 격리막 228 : 제 2 HTO막120, 226: trench isolation 228: second HTO film

반도체 기판 상에 제 1, 제 2, 제 3 및 제 4 절연막을 차례로 형성한다. 사진 공정을 통해 상기 제 4, 제 3 및 제 2 절연막을 식각하여 트렌치 식각 마스크를 형성한다. 상기 트렌치 식각 마스크를 사용하여 상기 제 1 절연막 및 기판을 식각하여 상기 기판에 트렌치를 형성한다. 상기 트렌치 내벽에 산화막을 형성한다. 상기 트렌치를 포함하여 상기 기판 전면에 라이너를 증착한다. 상기 기판 전면에 제 5 절연막을 증착하여 상기 트렌치를 채운다. 상기 제 3 절연막의 상부 표면이 노출되도록 상기 제 5 및 제 4 절연막을 평탄화 식각한다. 습식 식각 공정을 통해 상기 제 3 절연막을 제거한다. 상기 제 2 절연막 상에 제 6 절연막을 증착한다. 상기 제 1 절연막이 노출되도록 상기 제 6 및 제 2 절연막을 제거한다. 상기 제 1 절연막을 제거한다.First, second, third and fourth insulating films are sequentially formed on the semiconductor substrate. The fourth, third and second insulating layers are etched through the photolithography process to form a trench etch mask. The trench is etched using the trench etch mask to form a trench in the substrate. An oxide film is formed on the inner wall of the trench. The liner is deposited on the entire surface of the substrate including the trench. A fifth insulating film is deposited on the entire surface of the substrate to fill the trench. The fifth and fourth insulating layers are planarized and etched to expose the upper surface of the third insulating layer. The third insulating layer is removed through a wet etching process. A sixth insulating film is deposited on the second insulating film. The sixth and second insulating layers are removed to expose the first insulating layer. The first insulating film is removed.

(실시예)(Example)

이하 도2a 내지 도 2f를 참조하여 본발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 2A to 2F.

본 발명의 신규한 트렌치 격리 형성 방법은 실리콘 질화막 증착 전에 식각 선택비를 갖는 제 1 HTO막이 증착된다. 실리콘 질화막이 제거될 때 라이러가 식각되지만 상기 제 1 HTO막 밑으로까지 식각되지는 않는다. 상기 기판 전면에 제 2 HTO막이 증착된다. 다음, 상기 제 2, 제 1 HTO막이 제거된다. 이로써, 덴트가 없는 트렌치 격리가 형성된다.In the novel trench isolation formation method of the present invention, a first HTO film having an etch selectivity is deposited before silicon nitride film deposition. When the silicon nitride film is removed, the reeler is etched but not below the first HTO film. A second HTO film is deposited on the entire surface of the substrate. Next, the second and first HTO film is removed. This results in trench isolation without dents.

도 2a 내지 도 2f는 본발명의 실시예에 따른 트렌치 격리 형성 방법을 순차적으로 보여주는 단면도이다.2A through 2F are cross-sectional views sequentially illustrating a method of forming trench isolation according to an embodiment of the present invention.

도 2a를 참조하면, 반도체 기판(210) 상에 패드 산화막(212)이 형성된다. 상기 패드 산화막(212)은 열산화(thermal oxidation) 공정을 통해 70-240Å 두께 범위로 형성된다. 상기 패드 산화막(212) 상에 제 1 HTO막(High Temperature Oxide layer)이 약 900℃의 온도에서 약 300Å 두께로 증착된다. 상기 제 1 HTO막(214) 대신 후속 실리콘 질화막(214)과 식각 선택비를 갖는 산화막이 사용될 수 있다. 상기 제 1 HTO막(214) 상에 실리콘 질화막(216)이 증착된다. 상기 실리콘 질화막(214) 상에 ARC막(Anti-Reflective Coating layer)(218)이 형성된다. 상기 ARC막(218)은 TiN, SiON, SiC 및 탄소 성질의 폴리머(polymer)에 의해 200-1000Å 두께 범위로 형성된다. 상기 ARC막(218)은 노광시 빛의 난반사로 발생될 수 있는 패터닝(patterning) 공차(tolerance)를 방지하기 위한 반사 방지막으로 후속 사진 공정시 포토레지스트막의 패터닝 정밀도를 높여 준다.Referring to FIG. 2A, a pad oxide film 212 is formed on the semiconductor substrate 210. The pad oxide film 212 is formed in a thickness range of 70-240 kPa through a thermal oxidation process. A first HTO film (High Temperature Oxide layer) is deposited on the pad oxide film 212 to a thickness of about 300 kPa at a temperature of about 900 ° C. An oxide layer having an etching selectivity with a subsequent silicon nitride layer 214 may be used instead of the first HTO layer 214. A silicon nitride film 216 is deposited on the first HTO film 214. An ARC film (Anti-Reflective Coating layer) 218 is formed on the silicon nitride film 214. The ARC film 218 is formed by a TiN, SiON, SiC, and a carbon-based polymer (200-1000 Å thickness range). The ARC film 218 is an antireflection film for preventing patterning tolerance that may occur due to diffuse reflection of light at the time of exposure, thereby improving the patterning accuracy of the photoresist film during the subsequent photographing process.

도 2b를 보면, 사진 공정을 통해 상기 ARC막(218), 실리콘 질화막(216) 및 제 1 HTO막(214)이 식각되어 오프닝(opening)(220)이 형성된다.Referring to FIG. 2B, the ARC film 218, the silicon nitride film 216, and the first HTO film 214 are etched through a photographic process to form an opening 220.

도 2c를 참조하면, 상기 ARC막(218)이 마스크(mask)로 사용되어 상기 패드 산화막(212)과 기판(210)이 식각되어 트렌치(trench)가 형성된다. 열산화 공정을 통해 상기 트렌치 내벽의 기판(210)이 산화되어 산화막(222)이 형성된다. 상기 산화막은 약 100Å 두께로 형성되며 후속 공정 중에 발생될 수 있는 기판(210)의 손상, 예를 들면 디스로케이션(dislocation) 등을 방지하는 역할을 한다. 상기 트렌치를 포함하여 상기 기판(210) 전면에 라이너(liner)(224)가 증착된다. 상기 라이너(224)는 LPCVD(Low Pressure Chemical Vapor Deposition) 방법에 의해 실리콘 질화막(Si3N4) 또는 실리콘 리치 질화막(Si4N4)으로 100Å 내외의 두께로 형성된다. 상기 라이너(224)는 상기 트렌치 내벽의 반도체 기판(210)이 산화되는 것을 방지하고 상기 기판(210)에 부과되는 응력(stress)을 감소시켜 주는 역할을 한다. 상기 트렌치를 채우도록 상기 기판(210) 전면에 트렌치 격리막(226)이 증착된다. 상기 트렌치 격리막(226)은 필링(filling) 특성이 좋은 물질이 사용되는데, LPCVD 방법에 의한 USG막, 리플로우(reflow) 방법에 의한 BPSG(Boron Phosphorus Silicate Glass)막 또는 PSG(Phosphorus Silicate Glass)막 및 HDP(High Density Plasma) 방법에 의한 HDP 산화막 등으로 형성될 수 있다.Referring to FIG. 2C, the ARC layer 218 is used as a mask to etch the pad oxide layer 212 and the substrate 210 to form a trench. Through the thermal oxidation process, the substrate 210 of the inner wall of the trench is oxidized to form an oxide film 222. The oxide film is formed to a thickness of about 100 GPa and serves to prevent damage to the substrate 210, for example, dislocation, which may occur during a subsequent process. A liner 224 is deposited on the entire surface of the substrate 210 including the trench. The liner 224 is formed with a silicon nitride film (Si 3 N 4 ) or a silicon rich nitride film (Si 4 N 4 ) to a thickness of about 100 kPa by a low pressure chemical vapor deposition (LPCVD) method. The liner 224 prevents the semiconductor substrate 210 of the inner wall of the trench from being oxidized and reduces stress applied to the substrate 210. A trench isolation layer 226 is deposited on the entire surface of the substrate 210 to fill the trench. The trench isolation layer 226 may be formed of a material having good filling characteristics, such as a USG film by LPCVD, a boron phosphorus silicate glass (BPSG) film, or a phosphorus silicate glass (PSG) film by a reflow method. And an HDP oxide film by HDP (High Density Plasma) method.

도 2d를 보는 바와 같이, 상기 실리콘 질화막(216)이 노출되도록 상기 트렌치 격리막(226), 라이너(224) 및 ARC막(218)이 평탄화 식각된다. 상기 평탄화 식각은 화학적 기계적 연마(CMP : Chemical Mechanical Polishing) 방법 또는 건식 에치백(dry etch back) 방법을 통해 수행된다. 상기 평탄화 공정으로 상기 ARC막(218)이 제거된다.As shown in FIG. 2D, the trench isolation layer 226, the liner 224, and the ARC layer 218 are planarized and etched to expose the silicon nitride layer 216. The planarization etching is performed through a chemical mechanical polishing (CMP) method or a dry etch back method. The ARC film 218 is removed by the planarization process.

도 2e를 참조하면, 스트립(strip) 공정을 통해 상기 실리콘 질화막(216)이 식각되어 제거된다. 상기 스트립 용액은 인산(phosphoric acid, H3PO4)이 사용된다. 이 때, 상기 라이너(224)가 상기 실리콘 질화막(216)과 같은 물질이기 때문에 동시에 식각된다. 이 과정에서 상기 라이너(224)가 과식각(overetch)되어 리세스(recess) 된다. 즉, 상기 실리콘 질화막(216)보다 더 아래로 식각되어 상기 제 1 HTO막(214)과 트렌치 격리막(226) 사이에 덴트(D)가 형성된다. 상기 기판(210) 전면에 제 2 HTO막(228)이 증착된다. 이 때, 상기 제 2 HTO막(228)이 상기 덴트(D)에 채워진다.Referring to FIG. 2E, the silicon nitride film 216 is etched and removed through a strip process. Phosphoric acid (H 3 PO 4 ) is used as the strip solution. At this time, since the liner 224 is made of the same material as the silicon nitride film 216, the liner 224 is simultaneously etched. In this process, the liner 224 is overetched and recessed. That is, a dent D is formed between the first HTO layer 214 and the trench isolation layer 226 by etching down further than the silicon nitride layer 216. A second HTO film 228 is deposited on the entire surface of the substrate 210. At this time, the second HTO film 228 is filled in the dent (D).

도 2f를 참조하면, 습식 식각(wet etch) 공정을 통해 상기 제 2, 제 1 HTO막(228, 214)이 제거된다. 상기 습식 식각 용액은 HF과 D.I. 워터(deionized water) 혼합 용액이 사용된다. 이 과정에서 상기 덴트(D)도 제거된다. 이 때, 상기 트렌치 격리막(226)과 상기 라이너(224)가 약간 식각될 수 있다. 그러나 상기 라이너(224)는 상기 기판(210) 상부 표면 아래로 리세스 되지는 않는다. 다음, 상기 패드 산화막(212)을 제거하므로 덴트가 없는 트렌치 격리가 형성된다.Referring to FIG. 2F, the second and first HTO layers 228 and 214 are removed through a wet etch process. The wet etching solution is HF and D.I. Deionized water mixed solution is used. In the process, the dent (D) is also removed. At this time, the trench isolation layer 226 and the liner 224 may be slightly etched. However, the liner 224 is not recessed below the top surface of the substrate 210. Next, since the pad oxide layer 212 is removed, trench isolation without dents is formed.

본 발명은 실리콘 질화막 증착 전에 HTO막을 증착하고 상기 실리콘 질화막 제거 후 HTO막을 다시 증착한 다음 상기 HTO막들을 제거하므로 트렌치 격리막과 기판 사이에 발생하는 덴트를 방지하는 효과가 있다.According to the present invention, since the HTO film is deposited before the silicon nitride film is deposited, the HTO film is removed after the silicon nitride film is removed, and the HTO films are removed, there is an effect of preventing dents generated between the trench isolation layer and the substrate.

Claims (3)

반도체 장치의 트렌치 격리 형성 방법에 있어서;A method for forming trench isolation in semiconductor devices; 반도체 기판(210)의 전체 표면 상에 소정 두께 이상의 제 1 절연막(214)을 형성하는 단계와;Forming a first insulating film 214 having a predetermined thickness or more on the entire surface of the semiconductor substrate 210; 상기 제 1 절연막(214) 상에 제 2 절연막(216)을 형성하는 단계와;Forming a second insulating film (216) on the first insulating film (214); 상기 제 1 및 제 2 절연막(214, 216)의 일부를 차례로 제거하고 노출된 상기 반도체 기판(210) 내에 트렌치를 형성하는 단계와;Sequentially removing portions of the first and second insulating films (214, 216) and forming trenches in the exposed semiconductor substrate (210); 상기 트렌치의 표면에 소정 두께의 제 3 절연막(224)을 형성하는 단계와;Forming a third insulating film 224 having a predetermined thickness on a surface of the trench; 상기 제 3 절연막(224)과 서로 상이한 식각 선택비를 갖는 절연물질(226)로 상기 트렌치를 채우는 단계 및;Filling the trench with an insulating material (226) having an etching selectivity different from that of the third insulating film (224); 상기 제 2 절연막(216)을 완전히 제거하여 상기 제 3 절연막(224)이 상기 반도체 기판(210)의 표면보다 더 높은 위치에 존재하도록 하는 단계를 포함하는 트렌치 격리 형성 방법.Removing the second insulating film (216) completely such that the third insulating film (224) is at a higher position than the surface of the semiconductor substrate (210). 제 1 항에 있어서,The method of claim 1, 상기 기판(210) 전면에 제 4 절연막을 증착한 후 상기 제 1 절연막과 함께 제거하는 단계를 더 포함하는 트렌치 격리 형성 방법.And depositing a fourth insulating film on the entire surface of the substrate (210) and then removing the fourth insulating film together with the first insulating film. 제 2 항에 있어서,The method of claim 2, 상기 제 1 및 제 4 절연막(212, 228)은 상기 제 2 및 제 3 절연막(216, 224)과 식각 선택비를 갖으며 100Å 이상의 두께를 갖는 HTO막인 트렌치 격리 형성 방법.And the first and fourth insulating layers (212, 228) are HTO films having an etching selectivity with the second and third insulating layers (216, 224) and having a thickness of 100 GPa or more.
KR1019990028702A 1999-07-15 1999-07-15 Method for forming trench isolation KR20010010027A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990028702A KR20010010027A (en) 1999-07-15 1999-07-15 Method for forming trench isolation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990028702A KR20010010027A (en) 1999-07-15 1999-07-15 Method for forming trench isolation

Publications (1)

Publication Number Publication Date
KR20010010027A true KR20010010027A (en) 2001-02-05

Family

ID=19602065

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990028702A KR20010010027A (en) 1999-07-15 1999-07-15 Method for forming trench isolation

Country Status (1)

Country Link
KR (1) KR20010010027A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100363558B1 (en) * 2001-02-23 2002-12-05 삼성전자 주식회사 Method of forming a trench isolation in an integrated circuit device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100363558B1 (en) * 2001-02-23 2002-12-05 삼성전자 주식회사 Method of forming a trench isolation in an integrated circuit device

Similar Documents

Publication Publication Date Title
KR100428805B1 (en) Structure of Trench Isolation and Method of Forming The Same
KR100386946B1 (en) Shallow trench isolation type semiconductor devices and method of forming it
US6124184A (en) Method for forming isolation region of semiconductor device
KR20010001735A (en) a semiconductor device comprising a trench type isolation film and method for manufacturing the same
KR100868925B1 (en) Method for forming the Isolation Layer of Semiconductor Device
KR100478496B1 (en) Formation method of trench oxide in semiconductor device
KR20010010027A (en) Method for forming trench isolation
KR20040036757A (en) Isolation method of semiconductor device using shallow trench isolation process
KR100305026B1 (en) Manufacturing method of semiconductor device
KR100500942B1 (en) Fabricating method for trench isoaltion layer using bottom anti reflection coating
KR20010019185A (en) Method for fabrication a trench isolation
KR100237749B1 (en) Method of forming a device isolation film of semiconductor device
KR980012242A (en) Method for forming element isolation region of semiconductor device
KR19990003879A (en) Method of forming device isolation film in semiconductor device
KR20000015466A (en) Trench isolation method
KR100205339B1 (en) Method for forming isolation region of semiconductor device
KR100477924B1 (en) Device isolation film formation method of semiconductor device
KR20050002439A (en) Manufacturing method for semiconductor device
KR100439105B1 (en) Method for fabricating isolation layer of semiconductor device to improve cut-off characteristic at both corners of trench and inwe between narrow lines
KR100561974B1 (en) A Manufacturing Method of Semiconductor Element
KR20090011930A (en) Method for forming isolation layer of semiconductor device
KR20040037460A (en) Method for forming shallow trench isolation in semiconductor device
KR19990011893A (en) Isolation Area Formation Method
KR20010109544A (en) Method for forming isolation layer of semiconductor device
KR20010061012A (en) Manufacturing method of semiconductor device

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination