KR20050067484A - 하드마스크질화막을 포함하는 반도체 소자의 게이트전극및 그 형성 방법 - Google Patents
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Abstract
본 발명은 하드마스크질화막을 이용하는 폴리메탈 게이트전극 구조에서 기계적 응력 및 열적 응력에 의한 GOI 특성(SILC 및 계면트랩밀도)의 열화를 방지하는데 적합한 반도체 소자의 게이트전극 및 그 형성 방법을 제공하기 위한 것으로, 이를 위해 본 발명은 하드마스크질화막을 히스테리시스 성분이 2×1012[(dyne/cm2)×℃]보다 작고, 히스테리시스 측정 초기의 초기 스트레스가 5×109 [dyne/cm2]보다 큰 높은 텐실스트레스를 갖도록 하는 질화막으로 형성하거나, 텐실스트레스를 갖는 열질화막으로 형성하거나 또는 하드마스크질화막 아래에 버퍼산화막을 삽입한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 게이트전극 및 그 제조 방법에 관한 것이다.
메모리 소자, 특히 DRAM 소자의 경우, 실리콘질화막(Silicon nitride, Si3N4)을 하드마스크(Hardmask)로 사용하여 게이트전극 및 비트라인의 패터닝 공정에 적용하고 있다. 이는 단순히 포토레지스트(Photoresist)만 사용하여 패터닝하는 것에 비해 식각이 용이하다는 점외에도 메모리 소자의 필수공정인 자기정렬콘택(Self Aligned Contact) 식각 공정 및 후속 폴리실리콘플러그의 분리 공정을 위한 CMP(Chemical Mechanical Polishing) 공정을 위해 필수적이다.
최근에, 게이트전극의 선폭이 100nm 이하로 작아짐에 따라 게이트전극간 간격이 더욱 좁아지면서 자기정렬콘택식각 공정 및 폴리실리콘플러그의 CMP 공정의 마진을 확보하기 위해 매우 두꺼운 하드마스크 질화막(Hardmask nitride)이 요구되고 있다.
그리고, MOSFET의 디자인룰이 90nm급 레벨로 급속히 감소되면서 그에 대응하는 게이트전극의 선폭, 게이트산화막의 두께, 접합 깊이 등도 매우 작아지고 있는 실정이다. 그 중에서도 특히 게이트전극 측면에서 볼 때, RC 지연(delay) 문제를 해결하기 위한 저저항 게이트전극 개발이 요구되고 있다.
따라서, 일반적인 폴리실리콘막 게이트전극을 대체할 수 있는 전이금속 실리사이드(Transition metal-silicide)/폴리실리콘막의 적층 게이트전극[이하 폴리사이드(polycide) 게이트전극]에 대한 연구가 진행되었고, 그 결과 현재에는 텅스텐폴리사이드 게이트전극이 양산에 적용되어 제품으로 생산되고 있다.
그러나, 텅스텐 폴리사이드 게이트전극은 비저항이 매우 크기 때문에 게이트전극의 시트저항을 낮추는데 여전히 한계가 있다.
이를 해결하기 위해 텅스텐실리사이드보다 비저항이 5배 정도 낮은 텅스텐(W) 등을 사용한 텅스텐 폴리메탈 게이트전극이 제안되었다.
도 1a 및 도 1b는 종래 기술에 따른 텅스텐 폴리 메탈 게이트전극을 구비한 반도체 소자의 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11) 상에 게이트산화막(12)을 형성하고, 게이트산화막(12) 상에 폴리실리콘막(13), 확산배리어막(14), 텅스텐막(15) 및 하드마스크 질화막(16)의 순서로 적층한다. 여기서, 폴리실리콘막(13), 확산배리어막(14) 및 텅스텐막(15)의 순서로 적층하는 구조를 폴리메탈게이트전극(Poly-metal gate electrode)이라고 일컫는다.
그리고 나서, 하드마스크 질화막(16) 상에 포토레지스트를 도포하고 노광 및 현상으로 패터닝하여 게이트전극을 형성하기 위한 마스크층(17)을 형성한 후, 마스크층(17)을 식각마스크로 하여 하드마스크 질화막(16)을 게이트전극 형태로 식각한다.
도 1b에 도시된 바와 같이, 마스크층(17)을 제거한 후, 식각처리된 하드마스크 질화막(16)을 식각마스크로 이용하여 텅스텐막(15), 확산배리어막(14) 및 폴리실리콘막(13)을 순차적으로 식각하여 폴리메탈 게이트전극을 형성한다.
전술한 바와 같은 종래 기술에서 하드마스크 질화막(16)은 후속 자기정렬콘택 식각공정 및 폴리실리콘플러그의 CMP 공정의 마진을 확보하기 위해 두께를 1500Å 이상으로 두껍게 형성한다.
그러나, 종래 기술은 매우 두꺼운 하드마스크 질화막(16)을 사용함에 따라 하드마스크 질화막(16) 자체의 스트레스(stress) 및 후속 열공정에 기인하는 스트레스에 의하여 폴리메탈게이트전극을 사용하는 MOSFET의 특성, 특히 게이트산화막의 GOI(Gate Oxide Intergrity) 특성이 열화된다. 예를 들면, 누설전류(Stress Induced Leakage Current; SILC), 계면트랩밀도(Interface trap density; Dit) 등이 열화된다. 특히, 이러한 하드마스크질화막(16)의 스트레스에 의한 GOI(Gate Oxide Integrity) 열화 현상은 텅스텐 폴리사이드 게이트전극에서는 거의 관찰되지 않는데 반해 비저항을 낮추기 위해 도입된 텅스텐 폴리메탈 게이트전극에서는 매우 심하게 나타나는 문제가 있다.
이하, 텅스텐 폴리메탈 게이트전극 상부에 하드마스크 질화막을 적용한 제1시료(S1)와 텅스텐 폴리사이드 게이트전극 상부에 하드마스크 질화막을 적용한 제2시료(S2)의 SILC 및 계면트랩밀도(Dit) 특성을 비교하기로 한다. 여기서, 하드마스크 질화막은 제1시료 및 제2시료 모두 플라즈마화학기상증착법(Plasma Enhanced Chemical Vapor Deposition, 이하 'PECVD'라고 약칭함)으로 형성한 질화막이다.
도 2는 제1시료와 제2시료에서의 누설전류(SILC) 특성을 비교한 도면이다. 도 2에서, x축은 캐패시터 면적(Capacitor area, cm2)을 나타내고, y축은 누설전류(SILC) 값[-4.9V/cm2에서의 전류, -A/cm2]을 나타낸다. 여기서, 캐패시터 면적이라 함은 각 게이트전극과 반도체 기판 사이에 형성되는 MOS 캐패시터를 일컫는 것으로, 게이트산화막이 유전막 역할을 한다.
도 2를 참조하면, 제1시료에서의 누설전류(SILC) 값이 10-6[-A/cm2] 수준인데 반해, 제2시료에서의 누설전류(SILC) 값은 10-7[-A/cm2] 수준을 보이고 있다.
따라서, 텅스텐 폴리메탈 게이트전극 상부에 하드마스크 질화막을 적용한 소자에서 누설전류(SILC)가 더 크게 발생함을 알 수 있고, 또한, 제1시료는 MOS 캐패시터의 면적이 증가함에 따라 누설전류(SILC) 값이 점차 증가하고 있으므로, MOS 캐패시터의 면적 의존성이 크다.
도 3은 제1시료와 제2시료에서의 계면트랩밀도(Dit) 특성을 비교한 도면이다. 도 3에서, x축은 캐패시터 면적(Capacitor area, cm2)을 나타내고, y축은 계면트랩밀도[states/eV-cm2]를 나타내며, MOS 캐패시터 구조에서의 컨덕턴스 로스(Conductance loss) 방법으로 측정한 계면트랩밀도이다.
도 3을 참조하면, 제1시료에서의 계면트랩밀도가 1011[-A/cm2] 수준인데 반해 제2시료에서의 계면트랩밀도는 1010[-A/cm2] 수준을 보이고 있는데, 이는 텅스텐 폴리메탈 게이트전극 상부에 하드마스크 질화막을 적용한 소자에서 계면트랩밀도가 더 크게 발생함을 의미한다. 또한, 제1시료는 MOS 캐패시터의 면적이 증가함에 따라 계면트랩밀도가 점차 증가하고 있다.
위에서 살펴 본 바와 같이, 텅스텐 폴리메탈 게이트전극 상부에 하드마스크 질화막을 적용한 소자에서 GOI 특성의 열화가 두드러지게 나타남을 알 수 있다. 즉, 텅스텐 폴리메탈 게이트전극 상부에 하드마스크 질화막을 적용한 소자의 경우에는 누설전류(SILC) 및 계면트랩밀도 특성이 MOS 캐패시터 구조의 면적 의존성을 가질뿐만 아니라 텅스텐폴리사이드 게이트전극 대비 누설전류(SILC) 및 계면트랩밀도가 약 한 오더 정도 열화된 값을 보인다.
상기한 바와 같이, 텅스텐 폴리메탈 게이트전극 구조에서 소자의 GOI 특성 열화는 주로 기계적 응력(Mechanical stress)과 열적 응력(Thermal stress)에 의한 것으로 알려져 있다.
도 4는 공정 단계별 웨이퍼 휨(wafer warpage) 정도를 관찰한 결과이다.
도 4를 참조하면, 제2시료(S2)의 경우 공정 진행에 따라 한 방향[파지티브 휨(positive warpage), 즉 텐실스트레스(tensile stress)]으로만 휘어지고 있으나, 제1시료(S1)의 경우는 텅스텐막(W)과 하드마스크 질화막(HM Nit) 증착까지는 네가티브 휨(negative warpage)을 갖고 후속 열공정(폴리실리콘막의 게이트재산화공정이 텅스텐막의 산화 방지를 위해 선택산화 공정을 채택하는 경우) 진행후 파지티브 휨(positive warpage)을 나타낸다. 이와 같이 제1시료(S1)에서의 급격한 웨이퍼 휨 변화는 하부막-게이트산화막과 반도체 기판-에 큰 기계적 응력을 유발한다.
도 5는 콤프레시브스트레스(Compressive stress)를 갖는 PECVD로 증착한 질화막을 하드마스크로 적용한 제1시료(S1) 및 제2시료(S2)에 대한 열적 히스테리시스 측정 결과이다. 여기서, 열적 히스테리시스 측정은 0℃부터 최대 900℃까지 1.0℃/min씩 온도를 증가시키면서 측정하였다. 예컨대, 900℃는 게이트전극 형성후에 진행되는 게이트재산화 공정의 온도와 유사한 온도이다.
하드마스크로 동일한 PECVD 질화막을 사용한 두 시료에서, 제1시료(S1)가 제2시료(S2) 대비 히스테리시스가 약 2.5배 정도 큰 값을 가졌다.
이상의 제1시료(S1)의 취약한 히스테리시스 특성 원인을 파악하기 위해 텅스텐실리사이드막, 하드마스크 질화막 단일막에 대한 열적 히스테리시스를 조사한 결과, 하드마스크로 사용한 PECVD 질화막이 제2시료(S2)에서는 응력을 흡수하여 히스테리시스 양을 줄이는 반면 제1시료(S1)에서는 오히려 히스테리시스 양이 증가하였다.
이러한 제1시료(S1)에서 후속 공정에 따른 급격한 웨이퍼 휨 변화 및 큰 열적 응력, 즉 히스테리시스가 누설전류(SILC) 및 계면트랩밀도 열화를 유발하는 원인으로 판단된다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 하드마스크질화막을 이용하는 폴리메탈 게이트전극 구조에서 기계적 응력 및 열적 응력에 의한 GOI 특성(SILC 및 계면트랩밀도)의 열화를 방지하는데 적합한 반도체 소자의 게이트전극 및 그 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 게이트전극은, 게이트전극막과 하드마스크의 순서로 적층된 게이트 전극에서, 상기 하드마스크는 상기 게이트전극이 히스테리시스 성분이 2×1012[(dyne/cm2)×℃]보다 작고, 히스테리시스 측정 초기의 초기 스트레스가 5×109 [dyne/cm2]보다 큰 높은 텐실스트레스를 갖도록 하는 질화막을 포함하는 것을 특징으로 한다.
또한, 본 발명의 게이트전극은 게이트전극막과 하드마스크의 순서로 적층된 게이트전극에서, 상기 하드마스크는 텐실스트레스를 갖고 열성장시킨 질화막을 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체소자의 게이트전극은 게이트전극막, 상기 게이트전극막 상의 하드마스크, 및 초기 스트레스 및 열스트레스를 줄이기 위하여 상기 게이트전극막과 상기 하드마스크 사이에 삽입된 버퍼산화막을 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체소자의 게이트전극 형성 방법은 반도체 기판 상부에 게이트산화막을 형성하는 단계, 상기 게이트산화막 상에 게이트전극막을 형성하는 단계, 상기 게이트전극막 상에 텐실스트레스를 갖는 하드마스크질화막을 형성하는 단계, 상기 하드마스크질화막 상에 게이트마스크층을 형성하는 단계, 상기 게이트마스크층을 식각마스크로 상기 하드마스크질화막을 패터닝하는 단계, 상기 패터닝된 하드마스크질화막을 식각마스크로 상기 게이트전극막을 패터닝하여 게이트전극을 형성하는 단계, 상기 게이트전극의 스트레스완화를 위해 후속 열처리하는 단계, 및 상기 게이트전극에 대한 히스테리시스를 측정하되, 히스테리시스 성분이 2×1012[(dyne/cm2)×℃]보다 작고, 히스테리시스 측정 초기의 초기 스트레스가 5×109 [dyne/cm2]보다 큰 텐실스트레스를 갖도록 하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 게이트전극 형성 방법은 반도체 기판 상부에 게이트산화막을 형성하는 단계, 상기 게이트산화막 상에 게이트전극막을 형성하는 단계, 상기 게이트전극막 상에 텐실스트레스를 갖는 열질화막을 형성하는 단계, 상기 열질화막 상에 게이트마스크층을 형성하는 단계, 상기 게이트마스크층을 식각마스크로 상기 열질화막을 패터닝하는 단계, 상기 패터닝된 열질화막을 식각마스크로 상기 게이트전극막을 패터닝하여 게이트전극을 형성하는 단계, 및 상기 게이트전극의 스트레스완화를 위해 후속 열처리하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 게이트전극 형성 방법은 반도체 기판 상부에 게이트산화막을 형성하는 단계, 상기 게이트산화막 상에 게이트전극막을 형성하는 단계, 상기 게이트전극막 상에 버퍼산화막을 형성하는 단계, 상기 버퍼산화막 상에 하드마스크질화막을 형성하는 단계, 상기 하드마스크질화막 상에 게이트마스크층을 형성하는 단계, 상기 게이트마스크층을 식각마스크로 상기 하드마스크질화막과 상기 버퍼산화막을 패터닝하는 단계, 상기 패터닝된 하드마스크질화막을 식각마스크로 상기 게이트전극막을 패터닝하여 게이트전극을 형성하는 단계, 및 상기 게이트전극의 스트레스완화를 위해 후속 열처리하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술하는 본 발명의 실시예들에서는 하드마스크질화막을 이용하는 텅스텐 폴리메탈 게이트전극 구조[하드마스크질화막/텅스텐막/텅스텐질화막/폴리실리콘막의 적층 구조]에서 기계적 응력 및 열적 응력에 의한 GOI 특성(SILC 및 계면트랩밀도)의 열화를 방지하기 위해 기계적 응력 및 열적 응력이 텅스텐 폴리사이드 게이트전극(하드마스크질화막/텅스텐실리사이드막/폴리실리콘막의 적층 구조) 수준을 갖도록 하드마스크 질화막의 종류 및 텅스텐막의 증착 조건을 조절한다.
도 6은 본 발명의 제1실시예에 따라 제조된 텅스텐 폴리메탈 게이트전극의 구조를 도시한 도면이고, 도 7은 본 발명의 제1실시예에 따른 공정 흐름도이다.
도 6에 도시된 바와 같이, 제1실시예는 소자분리막, 웰 및 채널 이온주입(도시 생략)이 진행된 반도체 기판(21) 상에 게이트산화막(22)이 형성되고, 게이트산화막(22) 상에 폴리실리콘막(23), 확산배리어막(diffusion barrier, 24), 텅스텐막(25) 및 하드마스크 질화막(26)의 순서로 적층된 게이트 적층이 형성된다. 여기서, 하드마스크 질화막(26)은 게이트 전극 구조를 패터닝하기 위해 도입된 하드마스크이다.
도 6에 도시된 텅스텐 폴리메탈 게이트전극을 형성하기 위한 방법을 도 7을 참조하여 설명하면 다음과 같다.
먼저, 제1실시예에 따른 텅스텐 폴리메탈 게이트전극의 제조 방법은 크게 게이트 산화막 형성 단계(S11), 게이트 적층 형성 단계(S12), 게이트 패터닝 단계(S13), 스트레스 완화를 위한 후속 열처리 단계(S14), 게이트 적층에 대한 히스테리시스 측정 단계(S15)로 구성된다. 이때, 히스테리시스 측정 단계(S15)는 0℃부터 최대 900℃까지 1.0℃/분씩 온도를 증가시키면서 측정하며, 측정 결과 히스테리시스 성분[응력과 온도를 곱한 값, (dyne/cm2)×℃]이 1×1012[(dyne/cm2
)×℃]∼2×1012[(dyne/cm2)×℃] 범위이고 히스테리시스 측정 초기의 초기 응력(Initial stress)이 5×109 [dyne/cm2]∼1×1010dyne/cm2 범위의 텐실스트레스(tensile stress)을 갖도록 한다.
위와 같이, 히스테리시스 측정 결과값, 즉 히스테리시스 성분과 초기 응력을 만족하기 위해 제1실시예에서는 게이트 적층을 구성하는 물질들의 증착 조건과 하드마스크 질화막의 증착 조건을 조절한다.
예컨대, 게이트 적층을 구성하는 물질 중에서 하드마스크질화막을 제외한 게이트전극막들 특히, 확산배리어막(24) 및 텅스텐막(25)의 증착시 온도, 플라즈마 파워, 압력을 조절하며, 더불어 폴리실리콘막(23) 증착후에 후속 어닐을 진행하므로써 히스테리시스 성분과 초기 응력을 조절한다. 특히, 텅스텐막(25)의 증착 조건은 히스테리시스 측정시 초기 응력을 조절하는 주요 변수로 작용한다.
먼저, 폴리실리콘막(23)은 500℃∼700℃ 온도에서 300Å∼2500Å 두께로 증착하며, 증착후에 퍼니스(furnace) 및 급속열처리(RTP) 장치에서 500℃∼900℃ 온도범위 및 N2, Ar 또는 H2 분위기에서 어닐하여 히스테리시스 성분과 초기 응력을 조절한다.
그리고, 확산배리어막(24)은 폴리실리콘막(23)과 텅스텐막(24) 사이의 상호확산을 방지하기 위한 것으로, 10Å∼300Å두께의 텅스텐나이트라이드막(WNx, x=0.1 ∼2.0) 또는 5Å∼20Å두께의 실리콘나이트라이드막(SiNx, x=0.1 ∼2.0)을 적용한다. 여기서, 텅스텐나이트라이드막은 물리기상증착법(PVD) 또는 NH3, WF6 및 SiH
4을 소스로 하는 플라즈마화학기상증착법(PECVD)을 이용하여 300℃∼500℃에서 증착한다.
그리고, 텅스텐막(25)은 50Å∼1000Å 두께로 형성되며, 물리기상증착법(PVD) 또는 플라즈마화학기상증착법(PECVD)을 이용하여 형성한다. 먼저, 물리기상증착법(PVD)으로 증착하는 경우, 증착온도는 상온∼500℃ 범위이고, 플라즈마파워는 300W∼10kW이며, 증착압력은 0.1mTorr∼100mTorr이다. 다음으로, 플라즈마화학기상증착법으로 증착하는 경우에는, WF6과 SiH4를 소스로 하여 300℃∼500℃에서 증착한다. 텅스텐막 증착시에 물리기상증착법으로 증착하는 경우에는 플라즈마파워가 증가하면 콤프레시브스트레스를 나타내고, 증착온도가 증가할수록 텐실스트레스를 나타내며, 증착압력이 클수록 텐실스트레스를 나타낸다.
위와 같이, 텅스텐막(25)까지 증착이 완료된 후에, 텅스텐막(25)과 확산배리어막(24)의 막특성 향상을 위해 퍼니스 및 급속열처리장치에서 500℃∼900℃ 온도 및 N2, Ar 또는 H2 분위기하에서 열처리할 수 있다.
다음으로, 텅스텐막(25) 상에 하드마스크 질화막(26)을 증착한다.
이때, 하드마스크 질화막(26)은 주로 실리콘질화막(Si3N4)을 이용한다. 이 실리콘질화막은 열(Thermal), 플라즈마인핸스드(Plasma enhanced), 리모트플라즈마(Remote plasma), 마이크로웨이브 플라즈마(Microwave plasma) 또는 원자층증착법(Atomic Layer Deposition; ALD)으로 증착한다. 이러한 방법들을 이용하여 소스 가스를 활성화시켜 증착하거나 또는 피리딘(Pyridine, C5H5N), NH
3를 촉매로 이용하여 반응에너지를 낮추어 증착한다. 상기한 실리콘질화막으로 형성하는 하드마스크 질화막(26)은 200℃∼750℃ 온도에서 500Å∼5000Å 두께로 증착한다.
다음으로, 게이트 패터닝 단계를 진행한 후에, 텅스텐막(25) 또는 하드마스크 질화막(26)의 스트레스를 완화시키기 위해 500℃∼900℃에서 퍼니스 및 급속열처리 장치를 이용하여 N2, Ar 또는 H2 분위기에서 후속 어닐한다.
전술한 바와 같은 제1실시예에서는 게이트 적층 후에 히스테리시스 측정을 하여 히스테리시스 성분이 1×1012 [dyne/cm2]℃∼2×1012 [dyne/cm
2]℃ 범위이고, 텐실스트레스가 5×109 [dyne/cm2]∼1×1010 [dyne/cm2] 범위의 높은 값을 갖도록 한다.
도 8은 본 발명의 제2실시예에 따른 텅스텐 폴리메탈 게이트전극의 제조 방법을 도시한 공정 흐름도이다. 이때, 텅스텐 폴리메탈 게이트전극의 구조는 도 6과 동일하므로, 도 6을 참조하면서 제조 방법을 설명하기로 한다.
도 8에 도시된 바와 같이, 제2실시예에 따른 텅스텐 폴리메탈 게이트전극의 제조 방법은 크게 게이트 산화막 형성 단계(S21), 열질화막을 포함하는 게이트적층 형성 단계(S22), 게이트 패터닝 단계(S23), 스트레스 완화를 위한 후속 열처리 단계(S24)로 구성된다.
이하, 도 6 및 도 8을 참조하여 제2실시예에 따른 텅스텐 폴리메탈 게이트전극의 제조 방법을 자세히 살펴보면 다음과 같다.
먼저, 소자분리막, 웰 및 채널 이온주입(도시 생략)이 진행된 반도체 기판(21) 상에 게이트산화막(22)을 형성한다(S21).
다음으로, 게이트산화막(22) 상에 폴리실리콘막(23), 확산배리어막(24) 및 텅스텐막(25)을 순차 적층한다. 위와 같은 게이트전극을 구성하는 물질들의 적층 형성시, 폴리실리콘막(23)은 500℃∼700℃ 온도에서 300Å∼2500Å 두께로 증착하며, 증착후에 막 특성 향상을 위해 퍼니스(furnace) 및 급속열처리(RTP) 장치에서 500℃∼900℃ 온도범위 및 N2, Ar 또는 H2 분위기에서 열처리한다. 그리고, 확산배리어막(24)은 폴리실리콘막(23)과 텅스텐막(24) 사이의 상호확산을 방지하기 위한 것으로, 10Å∼300Å두께의 텅스텐나이트라이드막(WNx, x=0.1 ∼2.0) 또는 5Å∼20Å두께의 실리콘나이트라이드막(SiNx, x=0.1 ∼2.0)을 적용한다. 여기서, 텅스텐나이트라이드막은 물리기상증착법(PVD) 또는 NH3, WF6 및 SiH4을 소스로 하는 플라즈마화학기상증착법(PECVD)을 이용하여 300℃∼500℃에서 증착한다. 그리고, 텅스텐막(25)은 50Å∼1000Å 두께로 형성되며, 물리기상증착법 또는 플라즈마화학기상증착법을 이용하여 형성한다. 먼저, 물리기상증착법으로 증착하는 경우, 증착온도는 상온∼500℃ 범위이고, 플라즈마파워는 300W∼10kW이며, 증착압력은 0.1∼100mTorr이다. 다음으로, 플라즈마화학기상증착법으로 증착하는 경우에는, WF6과 SiH4를 소스로 하여 300℃∼500℃에서 증착한다. 위와 같이, 텅스텐막(25)까지 증착이 완료된 후에, 텅스텐막(25)과 확산배리어막(24)의 막특성 향상을 위해 퍼니스 및 급속열처리장치에서 500℃∼900℃ 온도 및 N2, Ar 또는 H2 분위기하에서 열처리할 수 있다.
다음으로, 텅스텐막(25) 상에 하드마스크 질화막(26)으로서 열(thermal) 성장시킨 실리콘질화막(Si3N4)을 증착한다(S23). 이때, 하드마스크 질화막(26)은 콤프레시브 스트레스(Compressive stress)가 아닌 텐실스트레스를 갖는 실리콘질화막이다.
상기한 실리콘질화막은 300℃∼750℃의 온도 범위에서 500Å∼5000Å 두께로 증착하며, 증착기구는 퍼니스(furnace)를 이용한 배치형(batch type) 또는 히터(heater)를 이용한 싱글웨이퍼(single wafer) 방법으로 장치를 구성할 수 있다. 그리고, 실리콘질화막 형성시, 실리콘소스로는 TEOS, SiCl6, SiCl4, SiCl
2H2, SiH4, SiF4 또는 SiF6를 이용하고, 질소 소스로는 N2, NH
3, NO 또는 N2O를 사용한다. 여기서, 실리콘 소스로 수소(H)를 포함하는 가스를 사용하여 실리콘질화막을 증착할 때는 막내 수소 함량이 4×1016[molecules/cm2]보다 작도록 조절해야 하는데, 이는 막내 Si-H 본딩(bonding)의 수를 현저히 줄여 열적 스트레스 변화를 최소화하기 위한 것이다.
한편, 실리콘질화막 증착시, 초기 스트레스인 텐실스트레스를 조절하기 위해서 실리콘 소스, 질소소스의 부분압력(partial pressure), 증착온도, 증착 압력 등을 적절하게 변경한다.
다음으로, 하드마스크 질화막(26) 상에 포토레지스트를 도포하고 노광 및 현상으로 패터닝하여 게이트전극을 형성하기 위한 게이트 마스크층을 형성한다. 그리고, 게이트마스크층을 식각마스크로 하여 하드마스크 질화막(26)을 게이트전극 형태로 식각한다. 다음으로, 게이트마스크층을 제거한 후, 식각처리된 하드마스크 질화막(26)을 식각마스크로 이용하여 텅스텐막(25), 확산배리어막(24) 및 폴리실리콘막(23)을 순차적으로 식각하여 텅스텐 폴리메탈 게이트전극을 형성한다(S23).
다음으로, 텅스텐막(45), 하드마스크 질화막(47)의 스트레스를 완화시키기 위해 500℃∼900℃에서 퍼니스 및 급속열처리 장치를 이용하여 N2, Ar 또는 H2 분위기에서 열처리한다(S24).
전술한 바와 같은 제2실시예에서는 폴리실리콘막, 확산배리어막 및 텅스텐막으로 구성된 게이트전극막 상부에 형성되는 하드마스크 질화막으로서 텐실스트레스를 갖는 열성장 실리콘질화막을 이용한다.
도 9는 본 발명의 제3실시예에 따른 텅스텐 폴리메탈 게이트전극의 제조 방법을 도시한 공정 흐름도이고, 도 10은 도 9에 따른 텅스텐 폴리메탈 게이트전극의 구조를 도시한 도면이다.
도 9에 도시된 바와 같이, 제3실시예에 따른 텅스텐 폴리메탈 게이트전극의 제조 방법은 크게 게이트 산화막 형성 단계(S31), 폴리실리콘막, 확산배리어막 및 텅스텐막의 적층 단계(S32), 버퍼산화막 형성 단계(S33), 하드마스크 질화막 형성 단계(S34), 게이트 패터닝 단계(S35), 스트레스 완화를 위한 후속 열처리 단계(S36)로 구성된다.
그리고, 도 10에 도시된 바와 같이, 제3실시예는 소자분리막, 웰 및 채널 이온주입(도시 생략)이 진행된 반도체 기판(31) 상에 게이트산화막(32)이 형성되고, 게이트산화막(32) 상에 폴리실리콘막(33), 확산배리어막(34) 및 텅스텐막(35)의 게이트 적층이 형성되며, 텅스텐막(35) 상에 게이트 적층을 패터닝하기 위해 도입된 하드마스크 질화막(37)이 형성되고, 텅스텐막(35)과 하드마스크 질화막(37) 사이에 버퍼산화막(36)이 삽입되어 있다.
여기서, 버퍼산화막(36)은 후에 자세히 설명하겠지만, 하드마스크 질화막(37)의 높은 텐실스트레스로 설정된 초기스트레스 및 히스테리시스 성분을 감소시키기 위하여 도입된 것이다.
이하, 도 9 및 도 10을 참조하여 제3실시예에 따른 텅스텐 폴리메탈 게이트전극의 제조 방법을 자세히 살펴보면 다음과 같다.
먼저, 소자분리막, 웰 및 채널 이온주입(도시 생략)이 진행된 반도체 기판(31) 상에 게이트산화막(32)을 형성한다(S31).
다음으로, 게이트산화막(32) 상에 폴리실리콘막(33), 확산배리어막(34) 및 텅스텐막(35)을 순차 적층한다(S32).
위와 같은 게이트전극을 구성하는 물질들의 적층 형성시, 폴리실리콘막(33)은 500℃∼700℃ 온도에서 300Å∼2500Å 두께로 증착하며, 증착후에 막 특성 향상을 위해 퍼니스(furnace) 및 급속열처리(RTP) 장치에서 500℃∼900℃ 온도범위 및 N2, Ar 또는 H2 분위기에서 열처리한다. 그리고, 확산배리어막(34)은 폴리실리콘막(33)과 텅스텐막(34) 사이의 상호확산을 방지하기 위한 것으로, 10Å∼300Å두께의 텅스텐나이트라이드막(WNx, x=0.1 ∼2.0) 또는 5Å∼20Å두께의 실리콘나이트라이드막(SiNx, x=0.1 ∼2.0)을 적용한다. 여기서, 텅스텐나이트라이드막은 물리기상증착법(PVD) 또는 NH3, WF6 및 SiH4을 소스로 하는 플라즈마화학기상증착법(PECVD)을 이용하여 300℃∼500℃에서 증착한다. 그리고, 텅스텐막(35)은 50Å∼1000Å 두께로 형성되며, 물리기상증착법 또는 플라즈마화학기상증착법을 이용하여 형성한다. 먼저, 물리기상증착법으로 증착하는 경우, 증착온도는 상온∼500℃ 범위이고, 플라즈마파워는 300W∼10kW이며, 증착압력은 0.1∼100mTorr이다. 다음으로, 플라즈마화학기상증착법으로 증착하는 경우에는, WF6과 SiH4를 소스로 하여 300℃∼500℃에서 증착한다. 위와 같이, 텅스텐막(25)까지 증착이 완료된 후에, 텅스텐막(25)과 확산배리어막(24)의 막특성 향상을 위해 퍼니스 및 급속열처리장치에서 500℃∼900℃ 온도 및 N2, Ar 또는 H2 분위기하에서 열처리할 수 있다.
다음으로, 텅스텐막(35) 상에 버퍼산화막(buffer oxide, 36)을 형성한다(S33). 이때, 버퍼산화막(36)은 열(Thermal), 플라즈마인핸스드(Plasma enhanced), 리모트플라즈마(Remote plasma), 마이크로웨이브 플라즈마(Microwave plasma) 또는 원자층증착법(Atomic Layer Deposition; ALD)으로 증착한다. 이러한 방법들을 이용하여 소스 가스를 활성화시켜 증착하거나 또는 피리딘(Pyridine, C5H5N), NH3를 촉매로 이용하여 반응에너지를 낮추어 증착한다. 상기한 버퍼산화막(36)은 70℃∼350℃ 온도에서 10Å∼1000Å 두께로 증착한다.
위와 같은 방법으로 증착하는 버퍼산화막(36)의 증착기구는 퍼니스(furnace)를 이용한 배치형(batch type) 또는 히터(heater)를 이용한 싱글웨이퍼(single wafer) 방법으로 장치를 구성할 수 있다. 그리고, 버퍼산화막(36)이 실리콘산화막(SiO2)인 경우에, 실리콘 소스로는 TEOS(Tetra Ethyl Ortho Silicate), SiCl6, SiCl4, SiCl2H2, SiH4, SiF4
및 SiF6로 이루어진 그룹중에서 선택된 하나의 실리콘을 포함한 가스가 사용 가능하며, 산소 소스로는 O2, O3, H2O, D
2O[D는 중수소(Dueterium)], NO 및 N2O로 이루어진 그룹중에서 선택된 하나의 가스를 사용하고, 희석(dilute) 가스 또는 캐리어(carrier) 가스로 Ar, N2 또는 H2를 사용한다.
그리고, 버퍼산화막(36) 증착후 막의 치밀화 및 막내에 존재하는 Cl, C 등의 불순물을 제거하기 위해 N2, H2 또는 N2/H2 혼합가스 분위기에서 10초∼30분간 400℃∼1000℃로 열처리한다.
한편, 버퍼산화막(36)의 초기 스트레스를 조절하기 위해 공정 조건(온도, 압력, 파워)를 변경할 수 있다.
위에서 버퍼산화막(36)으로 사용되는 산화막으로는 실리콘산화막외에도 SiOxNy(x,y=0∼4), SiOxFy(x,y=0∼4)도 사용가능하다.
또한, 버퍼산화막(36)으로 HfO2, ZrO2, Ta2O5, Al2
O3, La2O3, Y2O3 및 CeO2로 이루어진 그룹중에서 선택된 하나의 산화막을 사용할 수 있는데, 이들 산화막은 통상적으로 고유전 유전막(High k dielectric)이라고 한다. 고유전 유전막을 버퍼산화막(36)으로 사용하면 공정조건 변경없이도 초기 스트레스를 조절할 수 있다.
다음으로, 버퍼산화막(36) 상에 하드마스크 질화막(37)을 증착한다(S34).
이때, 하드마스크 질화막(37)은 실리콘질화막(Si3N4)이다. 이 실리콘질화막은 열(Thermal), 플라즈마인핸스드(Plasma enhanced), 리모트플라즈마(Remote plasma), 마이크로웨이브 플라즈마(Microwave plasma) 또는 원자층증착법(Atomic Layer Deposition; ALD)으로 증착한다. 이러한 방법들을 이용하여 소스 가스를 활성화시켜 증착하거나 또는 피리딘(Pyridine, C5H5N), NH3를 촉매로 이용하여 반응에너지를 낮추어 증착한다. 상기한 실리콘질화막으로 형성하는 하드마스크 질화막(37)은 200℃∼750℃ 온도에서 500Å∼5000Å 두께로 증착한다. 위와 같은 방법으로 증착하는 하드마스크 질화막(37)의 증착기구는 퍼니스(furnace)를 이용한 배치형(batch type) 또는 히터(heater)를 이용한 싱글웨이퍼(single wafer) 방법으로 장치를 구성할 수 있다.
다음으로, 게이트패터닝 단계(S35)를 진행한다.
먼저, 하드마스크 질화막(37) 상에 포토레지스트를 도포하고 노광 및 현상으로 패터닝하여 게이트전극을 형성하기 위한 게이트 마스크층을 형성한다. 그리고, 게이트마스크층을 식각마스크로 하여 하드마스크 질화막(37)을 게이트전극 형태로 식각한다.
다음으로, 게이트마스크층을 제거한 후, 식각처리된 하드마스크 질화막(37)을 식각마스크로 이용하여 버퍼산화막(36), 텅스텐막(35), 확산배리어막(34) 및 폴리실리콘막(33)을 순차적으로 식각하여 텅스텐 폴리메탈 게이트전극을 형성한다.
후속 공정으로 스트레스 완화를 위한 후속 열처리 단계(S36)를 진행한다. 텅스텐막(35) 또는 하드마스크 질화막(37)의 스트레스를 완화시키기 위해 500℃∼900℃에서 퍼니스 및 급속열처리 장치를 이용하여 N2, Ar 또는 H2 분위기에서 후속 어닐한다.
위와 같이, 제3실시예에서는 높은 텐실스트레스를 갖는 초기 스트레스 및 열스트레스를 줄이기 위해 하드마스크 질화막과 게이트전극막(특히 텅스텐막) 사이에 버퍼산화막을 삽입하고 있다.
한편, 버퍼산화막과 하드마스크 질화막으로 구성된 구조에서, 히스테리시스와 초기 스트레스를 조절하기 위하여 버퍼산화막과 하드마스크 질화막의 두께비를 조절하거나, 또한 버퍼산화막과 하드마스크 질화막의 적층 순서를 바꾸어 진행한다.
전술한 실시예들에서는 텅스텐 폴리메탈 게이트전극 구조 형성시, 각각 하드마스크 질화막으로서 높은 텐실스트레스를 갖는 질화막, 열질화막 및 버퍼산화막 위에 질화막을 형성하므로써 기계적 스트레스 및 열적 스트레스에 의한 GOI 특성(SILC 및 계면트랩밀도)의 열화를 방지하고 있으며, 특히 기계적 스트레스 및 열적 스트레스가 텅스텐 폴리사이드 게이트전극 구조 형성시와 유사한 수준을 갖도록 하고 있다.
한편, 제1,2 및 제3실시예의 방법을 모두 적용하는 경우에는 더욱더 우수한 효과를 얻을 수 있다. 예컨대, 하드마스크 질화막을 히스테리시스 성분과 높은 텐실스트레스를 갖는 질화막으로 형성하고 텅스텐막과 하드마스크 질화막 사이에 버퍼산화막을 삽입하거나, 하드마스크 질화막을 열질화막으로 형성하고 텅스텐막과 하드마스크 질화막 사이에 버퍼산화막을 삽입할 수 있다.
본 발명은 하드마스크 질화막의 변경외에도 텅스텐막의 증착조건을 조절하므로써 기계적 스트레스 및 열적 스트레스에 의한 GOI 특성(SILC 및 계면트랩밀도)의 열화를 방지할 수 있다.
예컨대, 텅스텐막을 물리기상증착법(PVD)으로 증착하는 경우, 플라즈마파워(plasma power)가 증가하면 콤프레시브 스트레스를 나타내고, 증착온도가 증가할수록 텐실스트레스를 보이며, 증착압력이 클수록 텐실스트레스 경향이 강하다.
위 세가지 조건(플라즈마 파워, 증착온도, 증착압력)중 가장 큰 변수는 플라즈마파워로서 텅스텐막 증착시 플라즈마파워를 감소시켜 텐실스트레스를 나타내도록 한다.
도 11은 버퍼산화막을 삽입한 경우의 히스테리시스 측정 결과를 나타낸 도면이다. 도 11에서, 도면부호 T1은 하드마스크질화막/텅스텐막/확산배리어막/폴리실리콘막 적층 구조의 텅스텐 폴리메탈 게이트전극에서 하드마스크질화막이 열질화막인 경우이고, T2는 텅스텐폴리메탈 게이트전극에서 하드마스크 질화막이 열질화막이면서 열질화막과 텅스텐막 사이에 버퍼산화막으로서 PECVD-TEOS 산화막이 삽입된 경우이며, T3는 하드마스크질화막/텅스텐실리사이드막/폴리실리콘막 적층 구조의 텅스텐 폴리사이드 게이트전극에서 하드마스크 질화막이 PECVD 질화막인 경우를 나타낸다.
도 11에 도시된 바와 같이, 플라즈마화학기상증착법으로 증착한 질화막을 하드마스크로 적용한 텅스텐폴리사이드게이트전극에서의 스트레스는 5×109∼1 ×1010[dyne/cm2] 범위의 텐실스트레스(T1)로 측정되었고, 열질화막을 하드마스크질화막으로 사용하는 텅스텐폴리메탈게이트전극에서는 스트레스가 1.3×1010∼1.9×1010[dyne/cm2] 범위의 텐실스트레스(T2)로 측정되었으며, 하드마스크 질화막이 열질화막이면서 열질화막과 텅스텐막 사이에 버퍼산화막으로서 PECVD-TEOS 산화막이 삽입된 텅스텐폴리메탈게이트전극에서는 스트레스가 8×109∼1.25×1010[dyne/cm2] 범위의 텐실스트레스(T3)로 측정되었다.
위와 같이, 하드마스크질화막으로 열질화막을 사용하거나, 하드마스크 질화막이 열질화막이면서 열질화막과 텅스텐막 사이에 버퍼산화막을 삽입하는 경우에는 모두 스트레스가 텐실스트레스로 측정됨을 알 수 있다. 특히, 버퍼산화막을 삽입한 경우에는 텅스텐폴리사이드게이트전극과 유사한 수준의 스트레스를 확인할 수 있다.
도 12는 하드마스크의 종류 및 텅스텐막의 증착조건에 따른 히스테리시스와 초기 스트레스 관계를 도시한 도면이다. 도 14에서, Y축은 열 히스테리시스 측정에서 얻은 히스테리시스 성분을 나타내고, X축은 초기 스트레스를 나타낸다.
화살표 A는 텅스텐막의 증착조건1이고, 화살표B는 텅스텐막의 증착조건 2인 경우이다.
먼저, 플라즈마화학기상증착법에 의한 질화막을 하드마스크로 적용하는 텅스텐폴리사이드 게이트전극에서는 히스테리시스 성분이 1.5×1012[dyne/cm2℃]이고, 이때 초기 스트레스가 7×109[dyne/cm2]임을 알 수 있다.
다음으로, 플라즈마화학기상증착법으로 증착한 질화막(PECVD-nitride)에서 콤프레시브 스트레스가 작은 경우(C1)에는 히스테리시스 성분이 4.5×1012[dyne/cm2℃]이고, 이때 초기 스트레스가 -1×109[dyne/cm2]임을 알 수 있다.
다음으로, 플라즈마화학기상증착법으로 증착한 질화막(PECVD-nitride)에서 콤프레시브 스트레스가 큰 경우(C2)에는 히스테리시스 성분이 6.5×1012[dyne/cm2℃]이고, 이때 초기 스트레스가 -12×109[dyne/cm2]임을 알 수 있다.
다음으로, 플라즈마화학기상증착법으로 증착한 질화막(PECVD-nitride)에서 텐실스트레스가 작은 경우(T1)에는 히스테리시스 성분이 4.3×1012[dyne/cm2℃]이고, 이때 초기 스트레스가 4×109[dyne/cm2]임을 알 수 있다.
다음으로, 플라즈마화학기상증착법으로 증착한 질화막(PECVD-nitride)에서 텐실스트레스가 큰 경우(T2)에는 히스테리시스 성분이 4×1012[dyne/cm2℃]이고, 이때 초기 스트레스가 8×109[dyne/cm2]임을 알 수 있다.
다음으로, 하드마스크가 열질화막(Thermal nitride)인 경우, 히스테리시스 성분이 2×1012[dyne/cm2℃]이고, 이때 초기 스트레스가 13×109[dyne/cm
2]임을 알 수 있다.
다음으로, 버퍼산화막으로 증착한 PETEOS에서 콤프레시브 스트레스가 큰 경우, 히스테리시스 성분이 7×1012[dyne/cm2℃]이고, 이때 초기 스트레스가 -4×109[dyne/cm2]임을 알 수 있다.
다음으로, 버퍼산화막으로 증착한 PETEOS에서 콤프레시브 스트레스가 작은 경우, 히스테리시스 성분이 1.5×1012[dyne/cm2℃]이고, 이때 초기 스트레스가 -2×109[dyne/cm2]임을 알 수 있다.
다음으로, PECVD nitride/PETEOS인 경우, 히스테리시스 성분이 2.8×1012[dyne/cm2℃]이고, 이때 초기 스트레스가 1×109[dyne/cm
2]임을 알 수 있다.
마지막으로, 열질화막/PE-TEOS인 경우, 히스테리시스 성분이 1.8×1012[dyne/cm2℃]이고, 이때 초기 스트레스가 8×109[dyne/cm
2]임을 알 수 있다.
도 12의 결과에 따르면, 하드마스크 질화막으로 PECVD법에 의한 것을 사용하더라도 텐실스트레스를 갖는 막을 사용하면 콤프레시브 스트레스를 갖는 막에 비해 히스테리시스 성분이 작음을 알 수 있고, 더욱이 열질화막을 하드마스크로 사용한 경우가 PECVD법에 의한 질화막을 사용한 경우에 비해 더 우수하고, 또한 버퍼산화막과 열질화막을 사용한 경우가 가장 우수한 특성을 나타내고 있음을 알 수 있다.
도 13은 하드마스크를 변경한 후의 SILC 특성을 도시한 그래프이다. 도 13에서, Y축은 -4.9V에서의 SILC값[-A/cm2]이고, X축은 캐패시터면적을 나타낸다.
도 13을 참조하면, PECVD-nitride를 하드마스크로 이용하는 텅스텐폴리사이드게이트전극에서는 7×10-6[-A/cm2] 수준으로 측정되었고, PECVD-nitride를 하드마스크로 이용하는 텅스텐폴리메탈게이트전극에서는 1×10-6[-A/cm2] 수준 이상으로 측정되었으며, 열질화막과 버퍼산화막을 사용하는 텅스텐폴리메탈게이트전극에서는 7×10-6[-A/cm2] 수준으로 측정되었다.
위와 같은 결과에 따르면, 하드마스크로 열질화막과 버퍼산화막의 적층구조를 사용하면, 텅스텐폴리메탈게이트전극이라고 하더라도 텅스텐폴리사이드게이트전극 수준의 낮은 SILC값을 얻을 수 있다.
도 14는 PECVD와 열CVD에 의한 열흡수스펙트럼(Thermal Desorption Spectrum)으로 측정한 박막내 수소 함량을 비교한 도면이다.
도 14에 도시된 바와 같이, 플라즈마화학기상증착법으로 질화막을 증착하는 경우에 비해 열화학기상증착법으로 질화막을 증착하는 경우가 수소 함량이 현저히 낮음을 알 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 하드마스크의 물질 및 구조, 텅스텐막의 증착조건을 변경하므로써 기계적 스트레스 및 후속 열공정에 의한 써멀 스트레스를 최소화시켜 소자 동작시 신뢰성을 향상시켜 소자의 리프레시 및 수율을 향상시킬 수 있는 효과가 있다.
도 1a 및 도 1b는 종래 기술에 따른 텅스텐 폴리 메탈 게이트전극을 구비한 반도체 소자의 제조 방법을 도시한 공정 단면도,
도 2는 제1시료와 제2시료에서의 누설전류(SILC) 특성을 비교한 도면,
도 3은 제1시료와 제2시료에서의 계면트랩밀도(Dit) 특성을 비교한 도면,
도 4는 공정 단계별 웨이퍼 휨(wafer warpage) 정도를 관찰한 결과,
도 5는 콤프레시브스트레스(Compressive stress)를 갖는 PECVD로 증착한 질화막을 하드마스크로 적용한 제1시료(S1) 및 제2시료(S2)에 대한 열적 히스테리시스 측정 결과,
도 6은 본 발명의 제1실시예에 따라 제조된 텅스텐 폴리메탈 게이트전극의 구조를 도시한 도면,
도 7은 본 발명의 제1실시예에 따른 공정 흐름도,
도 8은 본 발명의 제2실시예에 따른 텅스텐 폴리메탈 게이트전극의 제조 방법을 도시한 공정 흐름도,
도 9는 본 발명의 제3실시예에 따른 텅스텐 폴리메탈 게이트전극의 제조 방법을 도시한 공정 흐름도,
도 10은 도 9에 따른 텅스텐 폴리메탈 게이트전극의 구조를 도시한 도면,
도 11은 버퍼산화막을 삽입한 경우의 히스테리시스 측정 결과를 나타낸 도면,
도 12는 하드마스크의 종류 및 텅스텐막의 증착조건에 따른 히스테리시스와 초기 스트레스 관계를 도시한 도면,
도 13은 하드마스크를 변경한 후의 SILC 특성을 도시한 그래프,
도 14는 PECVD와 열CVD에 의한 열흡수스펙트럼으로 측정한 박막내 수소 함량을 비교한 도면.
Claims (28)
- 게이트전극막과 하드마스크의 순서로 적층된 게이트 전극에서,상기 하드마스크는 상기 게이트전극이 히스테리시스 성분이 2×1012[(dyne/cm2)×℃]보다 작고, 히스테리시스 측정 초기의 초기 스트레스가 5×109 [dyne/cm2]보다 큰 높은 텐실스트레스를 갖도록 하는 질화막을 포함하는 반도체 소자의 게이트전극.
- 제1항에 있어서,상기 질화막은 플라즈마화학기상증착법으로 증착된 것을 특징으로 하는 반도체 소자의 게이트전극.
- 게이트전극막과 하드마스크의 순서로 적층된 게이트전극에서,상기 하드마스크는 텐실스트레스를 갖고 열성장시킨 질화막을 포함하는 반도체소자의 게이트전극.
- 제3항에 있어서,상기 질화막은 막내 수소함량이 4×1016[molecules/cm2]보다 작은 것을 특징으로 하는 반도체소자의 게이트전극.
- 제3항에 있어서,상기 질화막은 500Å∼5000Å 두께인 것을 특징으로 하는 반도체소자의 게이트전극.
- 게이트전극막;상기 게이트전극막 상의 하드마스크; 및초기 스트레스 및 열스트레스를 줄이기 위하여 상기 게이트전극막과 상기 하드마스크 사이에 삽입된 버퍼산화막를 포함하는 반도체소자의 게이트전극.
- 제항에 있어서,상기 버퍼산화막은,실리콘산화막, SiOxNy(x,y=0∼4), SiOxFy(x,y=0∼4), HfO 2, ZrO2, Ta2O5, Al2O3, La2O3, Y2O3 및 CeO2 로 이루어진 그룹 중에서 선택된 하나를 포함하는 것을 특징으로 하는 반도체소자의 게이트전극.
- 제1항, 제3항 또는 제6항에 있어서,상기 게이트전극막은,폴리실리콘막과 금속막의 순서로 적층된 폴리메탈구조, 폴리실리콘막과 실리사이드막의 순서로 적층된 폴리사이드구조 또는 금속막으로 된 금속전극에서 선택되는 것을 특징으로 하는 반도체소자의 게이트전극.
- 반도체 기판 상부에 게이트산화막을 형성하는 단계;상기 게이트산화막 상에 게이트전극막을 형성하는 단계;상기 게이트전극막 상에 텐실스트레스를 갖는 하드마스크질화막을 형성하는 단계;상기 하드마스크질화막 상에 게이트마스크층을 형성하는 단계;상기 게이트마스크층을 식각마스크로 상기 하드마스크질화막을 패터닝하는 단계;상기 패터닝된 하드마스크질화막을 식각마스크로 상기 게이트전극막을 패터닝하여 게이트전극을 형성하는 단계;상기 게이트전극의 스트레스완화를 위해 후속 열처리하는 단계: 및상기 게이트전극에 대한 히스테리시스를 측정하되, 히스테리시스 성분이 2×1012[(dyne/cm2)×℃]보다 작고, 히스테리시스 측정 초기의 초기 스트레스가 5×109 [dyne/cm2]보다 큰 텐실스트레스를 갖도록 하는 단계를 포함하는 반도체소자의 게이트전극 형성 방법.
- 제9항에 있어서,상기 하드마스크질화막은,상기 히스테리시스 측정 초기의 초기 스트레스가 5×109 [dyne/cm2]보다 큰 높은 텐실스트레스를 갖도록 하는 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 게이트전극 형성 방법.
- 제10항에 있어서,상기 질화막은,열, 플라즈마인핸스드, 리모트플라즈마, 마이크로웨이브 플라즈마 또는 원자층증착법으로 증착하는 것을 특징으로 하는 반도체소자의 게이트전극 형성 방법.
- 제10항에 있어서,상기 게이트전극막은 폴리실리콘막, 텅스텐질화막 및 텅스텐막의 순서로 적층하고, 상기 히스테리시스 성분과 상기 초기스트레스를 만족하도록 상기 게이트전극막의 증착온도, 플라즈마파워 및 증착압력을 조절하는 것을 특징으로 하는 반도체소자의 게이트전극 형성 방법.
- 제12항에 있어서,상기 폴리실리콘막은500℃∼700℃ 온도에서 증착하며, 증착후에 퍼니스 및 급속열처리 장치에서 500℃∼900℃ 온도범위 및 N2, Ar 또는 H2 분위기에서 어닐하는 것을 특징으로 하는 반도체소자의 게이트전극 형성 방법.
- 제12항에 있어서,상기 텅스텐질화막은,물리기상증착법 또는 NH3, WF6 및 SiH4을 소스로 하는 플라즈마화학기상증착법을 이용하여 300℃∼500℃에서 증착하는 것을 특징으로 하는 반도체소자의 게이트전극 형성 방법.
- 제12항에 있어서,상기 텅스텐막은,물리기상증착법으로 증착하되, 증착온도를 상온∼500℃ 범위로 하고, 플라즈마파워는 300W∼10kW로 하며, 증착압력은 0.1mTorr∼100mTorr로 하는 것을 특징으로 하는 반도체소자의 게이트전극 형성 방법.
- 제12항에 있어서,상기 텅스텐막은,플라즈마화학기상증착법으로 증착하되, WF6과 SiH4를 소스로 하여 300℃∼500℃에서 증착하는 것을 특징으로 하는 반도체소자의 게이트전극 형성 방법.
- 제12항에 있어서,상기 게이트전극막 형성후에,500℃∼900℃에서 퍼니스 및 급속열처리 장치를 이용하여 N2, Ar 또는 H2 분위기에서 후속 어닐하는 것을 특징으로 하는 반도체소자의 게이트전극 형성 방법.
- 반도체 기판 상부에 게이트산화막을 형성하는 단계;상기 게이트산화막 상에 게이트전극막을 형성하는 단계;상기 게이트전극막 상에 텐실스트레스를 갖는 열질화막을 형성하는 단계;상기 열질화막 상에 게이트마스크층을 형성하는 단계;상기 게이트마스크층을 식각마스크로 상기 열질화막을 패터닝하는 단계;상기 패터닝된 열질화막을 식각마스크로 상기 게이트전극막을 패터닝하여 게이트전극을 형성하는 단계; 및상기 게이트전극의 스트레스완화를 위해 후속 열처리하는 단계를 포함하는 반도체소자의 게이트전극 형성 방법.
- 제18항에 있어서,상기 열질화막은,실리콘질화막으로 형성하되, 300℃∼750℃의 온도 범위에서 500Å∼5000Å 두께로 증착하는 것을 특징으로 하는 반도체소자의 게이트전극 형성 방법.
- 제19항에 있어서,상기 실리콘질화막은,퍼니스를 이용한 배치형 또는 히터를 이용한 싱글웨이퍼 방법으로 구성된 증착기구에서 증착하는 것을 특징으로 하는 반도체소자의 게이트전극 형성 방법.
- 제19항에 있어서,상기 실리콘질화막은, 실리콘소스로는 TEOS, SiCl6, SiCl4, SiCl2H 2, SiH4, SiF4 또는 SiF6를 이용하고, 질소 소스로는 N2, NH3, NO 또는 N2O를 사용하는 것을 특징으로 하는 반도체소자의 게이트전극 형성 방법.
- 제21항에 있어서,상기 실리콘소스중에서 수소를 함유하는 경우, 상기 실리콘질화막 내 수소 함량이 4×1016[molecules/cm2]보다 작도록 조절하는 것을 특징으로 하는 반도체소자의 게이트전극 형성 방법.
- 반도체 기판 상부에 게이트산화막을 형성하는 단계;상기 게이트산화막 상에 게이트전극막을 형성하는 단계;상기 게이트전극막 상에 버퍼산화막을 형성하는 단계;상기 버퍼산화막 상에 하드마스크질화막을 형성하는 단계;상기 하드마스크질화막 상에 게이트마스크층을 형성하는 단계;상기 게이트마스크층을 식각마스크로 상기 하드마스크질화막과 상기 버퍼산화막을 패터닝하는 단계;상기 패터닝된 하드마스크질화막을 식각마스크로 상기 게이트전극막을 패터닝하여 게이트전극을 형성하는 단계; 및상기 게이트전극의 스트레스완화를 위해 후속 열처리하는 단계를 포함하는 반도체소자의 게이트전극 형성 방법.
- 제23항에 있어서,상기 버퍼산화막은,열, 플라즈마인핸스드, 리모트플라즈마, 마이크로웨이브 플라즈마 또는 원자층증착법으로 증착하는 것을 특징으로 하는 반도체소자의 게이트전극 형성 방법.
- 제24항에 있어서,상기 버퍼산화막은,70℃∼350℃ 온도에서 10Å∼1000Å 두께로 증착하는 것을 특징으로 하는 반도체소자의 게이트전극 형성 방법.
- 제23항에 있어서,상기 버퍼산화막 형성후에,상기 버퍼산화막의 치밀화 및 막내에 존재하는 불순물을 제거하기 위해 N2, H2 또는 N2/H2 혼합가스 분위기에서 10초∼30분간 400℃∼1000℃로 열처리하는 것을 특징으로 하는 반도체소자의 게이트전극 형성 방법.
- 제23항에 있어서,상기 버퍼산화막은,실리콘산화막, SiOxNy(x,y=0∼4), SiOxFy(x,y=0∼4), HfO 2, ZrO2, Ta2O5, Al2O3, La2O3, Y2O3 및 CeO2 로 이루어진 그룹중에서 선택된 하나의 산화막을 사용하는 것을 특징으로 하는 반도체소자의 게이트전극 형성 방법.
- 제23항에 있어서,상기 하드마스크질화막은,열, 플라즈마인핸스드, 리모트플라즈마, 마이크로웨이브 플라즈마 또는 원자층증착법으로 증착하는 것을 특징으로 하는 반도체소자의 게이트전극 형성 방법.
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| KR100850080B1 (ko) * | 2006-12-27 | 2008-08-04 | 동부일렉트로닉스 주식회사 | 반도체 소자의 트랜지스터 제조방법 |
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2003
- 2003-12-29 KR KR1020030098469A patent/KR101070312B1/ko not_active IP Right Cessation
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| KR100850080B1 (ko) * | 2006-12-27 | 2008-08-04 | 동부일렉트로닉스 주식회사 | 반도체 소자의 트랜지스터 제조방법 |
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| E902 | Notification of reason for refusal | ||
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