KR20050066729A - Method for fabricating vertical transistor - Google Patents
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Abstract
본 발명은 미세 반도체 소자의 구현이 가능한 수직형 트랜지스터의 제조방법에 관한 것으로서, The present invention relates to a method of manufacturing a vertical transistor capable of realizing a fine semiconductor device.
본 발명의 제 1 실시예에 따른 수직형 트랜지스터의 제조방법은 반도체 기판을 선택적으로 식각하여 필라를 형성하는 단계;와, 상기 필라를 포함한 기판 전면 상에 제 1 도전형의 할로 이온을 주입하여 상기 필라 및 상기 필라 좌우의 기판 내부에 할로 이온 영역을 형성하는 단계;와, 상기 기판 전면 상에 제 2 도전형의 불순물 이온을 주입하여 상기 필라 및 상기 필라 좌우의 기판 내부의 상기 할로 이온 영역 상부에 접합 영역을 위한 불순물 이온 영역을 형성하는 단계;와, 상기 필라를 포함한 기판 전면 상에 게이트 절연막 및 제 1 게이트 전극을 위한 도전층을 적층하는 단계;와, 상기 게이트 절연막 및 도전층을 선택적으로 패터닝하여 제 1 게이트 전극을 형성하는 단계;와, 상기 제 1 게이트 전극을 포함한 기판 전면 상에 절연막을 적층한 다음, 이방성 식각을 통해 상기 제 1 게이트 전극 좌우의 측벽에 스페이서를 형성하는 단계;와, 상기 필라를 포함한 기판 전면 상에 층간절연막을 적층하는 단계;와, 상기 접합 영역 및 제 1 게이트 전극의 소정 부위를 노출시키는 비아홀을 형성하는 단계;와, 상기 비아홀 내에 금속층을 개재하여 접합 영역 및 제 1 게이트 전극의 소정 부위와 연결되는 소스/드레인 전극 및 제 2 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.A method of manufacturing a vertical transistor according to a first exemplary embodiment of the present invention includes forming a pillar by selectively etching a semiconductor substrate, and injecting halo ions of a first conductivity type on the entire surface of the substrate including the pillar. Forming a halo ion region inside the pillars and the substrates on the left and right sides of the pillar; Forming an impurity ion region for a junction region; laminating a conductive layer for a gate insulating film and a first gate electrode on the entire surface of the substrate including the pillar; and selectively patterning the gate insulating film and the conductive layer Forming a first gate electrode to form an insulating film on the entire surface of the substrate including the first gate electrode, and then anisotropically Forming a spacer on sidewalls of the left and right sides of the first gate electrode through etching; and laminating an interlayer insulating layer on the entire surface of the substrate including the pillars; and exposing a portion of the junction region and the first gate electrode. Forming a via hole, and forming a source / drain electrode and a second gate electrode connected to a junction region and a predetermined portion of the first gate electrode through the metal layer in the via hole. .
Description
본 발명은 수직형 트랜지스터의 제조방법에 관한 것으로서, 보다 상세하게는 미세 반도체 소자의 구현이 가능한 수직형 트랜지스터의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a vertical transistor, and more particularly, to a method of manufacturing a vertical transistor capable of realizing a fine semiconductor device.
반도체소자의 고집적화가 진행됨에 따라 반도체소자의 사이즈가 축소되고 반도체소자의 채널 길이 또한 축소된다. 그러나, 반도체소자의 채널 길이가 축소되면서 반도체소자의 원하지 않는 전기적 특성, 예를 들어 숏채널 효과(Short Channel Effect) 등이 나타난다.As the integration of semiconductor devices proceeds, the size of the semiconductor device is reduced and the channel length of the semiconductor device is also reduced. However, as the channel length of the semiconductor device is reduced, undesired electrical characteristics of the semiconductor device, for example, a short channel effect appear.
상기 숏 채널 효과를 해결하려면, 게이트전극 길이의 축소와 같은 수평 축소와 함께 게이트 절연막의 두께 및 소스/드레인의 접합 깊이와 같은 수직 축소도 함께 이루어지지 않으면 안된다. 또한, 상기 수평 축소와 수직 축소에 따라 인가 전원의 전압을 낮추고 반도체 기판의 도핑 농도를 높이며, 특히 채널 영역의 도핑 프로파일의 제어가 효율적으로 이루어져야 한다.In order to solve the short channel effect, a vertical reduction such as a thickness of the gate insulating layer and a junction depth of a source / drain must be performed along with a horizontal reduction such as a reduction of the gate electrode length. In addition, the horizontal reduction and the vertical reduction reduce the voltage of the applied power supply, increase the doping concentration of the semiconductor substrate, and in particular, control the doping profile of the channel region should be efficiently performed.
그러나, 반도체소자의 크기가 축소되고 있으나 전자 제품에서 요구하는 동작 전원이 아직 낮지 않기 때문에 예를 들어, NMOS 트랜지스터의 경우 소스에서 주입되는 전자가 드레인의 높은 전위 변동(Potential Gradient) 상태에서 심하게 가속됨으로써 핫 캐리어(hot carrier)가 발생하기 쉬운 취약한 구조가 된다. 이에, 상기 핫 캐리어에 취약한 NMOS 트랜지스터를 개선한 LDD(Lightly Doped Drain) 구조가 제안되었다.However, since the size of semiconductor devices is being reduced but the operating power required by electronic products is not yet low, for example, in the case of an NMOS transistor, electrons injected from a source are accelerated severely in a high potential gradient state of the drain. Hot carriers are susceptible to fragile structures. Accordingly, a lightly doped drain (LDD) structure has been proposed to improve an NMOS transistor vulnerable to the hot carrier.
상기 LDD 구조의 트랜지스터는 저농도(n-) 영역이 채널과 고농도(n+) 소스/드레인 사이에 위치하며 상기 저농도(n-) 영역이 상기 드레인 접합 주변에서 높은 드레인 전압을 완충시켜 급격한 전위 변동을 유발시키지 않음으로써 핫 캐리어의 발생을 억제시킨다. 고집적도의 반도체소자의 제조기술이 연구되면서 LDD 구조의 모스펫(MOSFET)을 제조하는 여러 가지 기술이 제안되었다. 이 중, 게이트전극의 측벽에 스페이서(spacer)를 형성하는 LDD 제조방법이 가장 전형적인 방법이며 현재까지 대부분의 양산 기술로 사용되고 있다.In the LDD transistor, a low concentration (n−) region is positioned between a channel and a high concentration (n +) source / drain, and the low concentration (n−) region buffers a high drain voltage around the drain junction to cause a sudden potential change. By not doing so, the generation of hot carriers is suppressed. As the manufacturing technology of high-density semiconductor devices has been studied, various techniques for manufacturing MOSFETs of LDD structures have been proposed. Among them, the LDD manufacturing method for forming spacers on the sidewalls of the gate electrode is the most typical method and is used in most mass production techniques.
그러나, 최근 반도체 소자가 고도로 집적화되면서 상기와 같은 LDD 형성만으로는 숏 채널 효과를 완벽하게 제어할 수 없게 되었다. 따라서, 반도체 소자의 고집적화를 구현하면서 상기의 숏 채널 효과와 같은 부작용을 최소화할 수 있는 구조에 대한 요구가 대두되었고 이러한 요구에 부응하여 채널 길이를 감소시켜 미세 소자를 구현할 수 있는 수직형 트랜지스터가 제안되었다.However, as semiconductor devices have been highly integrated in recent years, the short channel effects cannot be completely controlled by the LDD formation alone. Therefore, there is a demand for a structure capable of minimizing side effects such as the short channel effect while realizing high integration of semiconductor devices, and a vertical transistor capable of realizing a micro device by reducing the channel length in response to such a demand is proposed. It became.
수직형 트랜지스터는 채널이 수직 방향으로 형성되기 때문에 채널 길이는 액티브 영역의 폭이 아닌 액티브 영역의 두께에 의해 결정된다. 이에 따라, 수직형 트랜지스터는 통상의 평면 구조 트랜지스터와 비교하여 볼 때, 기존의 포토리소그래피 공정에 의존하지 않고도 채널 길이를 보다 효과적으로 감소시킬 수 있는 장점이 있다.In the vertical transistor, since the channel is formed in the vertical direction, the channel length is determined by the thickness of the active region, not the width of the active region. Accordingly, the vertical transistor has an advantage that the channel length can be more effectively reduced compared to conventional planar transistors without having to rely on the existing photolithography process.
수직형 트랜지스터는 상술한 바와 같이 채널을 수직으로 형성함에 따라 반도체 소자의 미세화를 구현할 수 있어 현재 다양한 형태의 수직형 트랜지스터가 제안되고 있다. As the vertical transistor has a channel formed vertically as described above, it is possible to realize miniaturization of a semiconductor device, and various types of vertical transistors are currently proposed.
본 발명 역시 이러한 수직형 트랜지스터에 관한 것으로서, 미세 반도체 소자의 구현이 가능한 수직형 트랜지스터의 제조방법을 제공하는데 목적이 있다. The present invention also relates to such a vertical transistor, and an object of the present invention is to provide a method of manufacturing a vertical transistor capable of realizing a fine semiconductor device.
상기의 목적을 달성하기 위한 본 발명의 제 1 실시예에 따른 수직형 트랜지스터의 제조방법은 반도체 기판을 선택적으로 식각하여 필라를 형성하는 단계;와, 상기 필라를 포함한 기판 전면 상에 제 1 도전형의 할로 이온을 주입하여 상기 필라 및 상기 필라 좌우의 기판 내부에 할로 이온 영역을 형성하는 단계;와, 상기 기판 전면 상에 제 2 도전형의 불순물 이온을 주입하여 상기 필라 및 상기 필라 좌우의 기판 내부의 상기 할로 이온 영역 상부에 접합 영역을 위한 불순물 이온 영역을 형성하는 단계;와, 상기 필라를 포함한 기판 전면 상에 게이트 절연막 및 제 1 게이트 전극을 위한 도전층을 적층하는 단계;와, 상기 게이트 절연막 및 도전층을 선택적으로 패터닝하여 제 1 게이트 전극을 형성하는 단계;와, 상기 제 1 게이트 전극을 포함한 기판 전면 상에 절연막을 적층한 다음, 이방성 식각을 통해 상기 제 1 게이트 전극 좌우의 측벽에 스페이서를 형성하는 단계;와, 상기 필라를 포함한 기판 전면 상에 층간절연막을 적층하는 단계;와, 상기 접합 영역 및 제 1 게이트 전극의 소정 부위를 노출시키는 비아홀을 형성하는 단계;와, 상기 비아홀 내에 금속층을 개재하여 접합 영역 및 제 1 게이트 전극의 소정 부위와 연결되는 소스/드레인 전극 및 제 2 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a vertical transistor, the method comprising: selectively etching a semiconductor substrate to form a pillar; and forming a pillar on the entire surface of the substrate including the pillar. Implanting halo ions to form a halo ion region inside the pillars and the left and right substrates; and implanting impurity ions of a second conductivity type on the entire surface of the pillar and inside the left and right substrates. Forming an impurity ion region for a junction region over the halo ion region of the substrate; and depositing a gate insulating layer and a conductive layer for the first gate electrode on the entire surface of the substrate including the pillars; And selectively patterning a conductive layer to form a first gate electrode; and, on the front surface of the substrate including the first gate electrode. Stacking an insulating film, and then forming spacers on sidewalls of the left and right sides of the first gate electrode through anisotropic etching; and laminating an interlayer insulating film on the entire surface of the substrate including the pillars; Forming a via hole exposing a predetermined portion of the gate electrode; and forming a source / drain electrode and a second gate electrode connected to the junction region and the predetermined portion of the first gate electrode through the metal layer in the via hole. It is characterized by comprising.
본 발명의 제 2 실시예에 따른 수직형 트랜지스터의 제조방법은 반도체 기판 상에 희생 산화막을 적층하는 단계;와, 상기 기판이 노출되도록 희생 산화막의 소정 부위를 식각하여 개구부를 형성하는 단계;와, 상기 개구부 영역의 기판 상에 에피택셜 성장에 의해 폴리 실리콘층을 형성하는 단계;와, 상기 희생 산화막을 제거하는 단계;와, 상기 폴리 실리콘층을 포함한 기판 전면 상에 제 1 도전형의 할로 이온을 주입하여 상기 폴리 실리콘층 및 상기 폴리 실리콘층 좌우의 기판 내부에 할로 이온 영역을 형성하는 단계;와, 상기 기판 전면 상에 제 2 도전형의 불순물 이온을 주입하여 상기 폴리 실리콘층 및 상기 폴리 실리콘층 좌우의 기판 내부의 상기 할로 이온 영역 상부에 접합 영역을 위한 불순물 이온 영역을 형성하는 단계;와, 상기 폴리 실리콘층을 포함한 기판 전면 상에 게이트 절연막 및 제 1 게이트 전극을 위한 도전층을 적층하는 단계;와, 상기 게이트 절연막 및 도전층을 선택적으로 패터닝하여 제 1 게이트 전극을 형성하는 단계;와, 상기 제 1 게이트 전극을 포함한 기판 전면 상에 절연막을 적층한 다음, 이방성 식각을 통해 상기 제 1 게이트 전극 좌우의 측벽에 스페이서를 형성하는 단계;와, 상기 폴리 실리콘층을 포함한 기판 전면 상에 층간절연막을 적층하는 단계;와, 상기 접합 영역 및 제 1 게이트 전극의 소정 부위를 노출시키는 비아홀을 형성하는 단계;와, 상기 비아홀 내에 금속층을 개재하여 접합 영역 및 제 1 게이트 전극의 소정 부위와 연결되는 소스/드레인 전극 및 제 2 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.A method of manufacturing a vertical transistor according to a second embodiment of the present invention includes the steps of stacking a sacrificial oxide film on a semiconductor substrate; and forming an opening by etching a predetermined portion of the sacrificial oxide film to expose the substrate; Forming a polysilicon layer on the substrate in the opening region by epitaxial growth; and removing the sacrificial oxide layer; and applying halo ions of a first conductivity type on the entire surface of the substrate including the polysilicon layer. Forming a halo ion region in the polysilicon layer and the substrates on the left and right sides of the polysilicon layer; Forming an impurity ion region for a junction region on top of the halo ion region inside the left and right substrates; and the polysilicon layer; Stacking a conductive layer for the gate insulating film and the first gate electrode on the entire surface of the substrate; and selectively patterning the gate insulating film and the conductive layer to form a first gate electrode; and the first gate electrode Stacking an insulating film on the entire surface of the substrate, including forming an spacer on sidewalls of the left and right sides of the first gate electrode through anisotropic etching; and laminating an interlayer insulating layer on the entire surface of the substrate including the polysilicon layer; Forming a via hole exposing the junction region and a predetermined portion of the first gate electrode; a source / drain electrode connected to the junction region and a predetermined region of the first gate electrode through a metal layer in the via hole; And forming a two gate electrode.
바람직하게는, 상기 할로 이온 영역은 제 1 도전형의 불순물 이온을 5∼50KeV의 에너지와 1E14∼5E14 ions/cm2 의 농도로 주입하여 형성할 수 있다.Preferably, the halo ion region may be formed by implanting impurity ions of the first conductivity type at an energy of 5 to 50 KeV and a concentration of 1E14 to 5E14 ions / cm 2 .
바람직하게는, 상기 할로 이온 영역은 할로 이온을 기판의 수직 방향에 5∼30°정도 경사진 각도로 주입하여 형성할 수 있다.Preferably, the halo ion region may be formed by implanting halo ions at an angle of inclination of about 5 to 30 degrees to the vertical direction of the substrate.
바람직하게는, 상기 절연막은 600∼2000Å의 두께로 형성할 수 있다.Preferably, the insulating film may be formed to a thickness of 600 to 2000 kPa.
바람직하게는, 상기 도전층은 1000∼3000Å의 두께로 형성할 수 있다.Preferably, the conductive layer can be formed to a thickness of 1000 to 3000 kPa.
바람직하게는, 상기 희생 산화막은 1000∼5000Å의 두께로 형성할 수 있다.Preferably, the sacrificial oxide film may be formed to a thickness of 1000 to 5000 kPa.
본 발명의 특징에 따르면, 수직형 트랜지스터를 구현함에 있어 채널 길이를 최소화하여 숏 채널 효과를 억제할 수 있으며 트랜지스터의 구동 전류를 향상시킬 수 있게 된다. According to a feature of the present invention, in implementing a vertical transistor, the channel length can be minimized to suppress the short channel effect and improve the driving current of the transistor.
이하, 도면을 참조하여 본 발명의 수직형 트랜지스터의 제조방법을 상세히 설명하기로 한다. 도 1a 내지 1e는 본 발명의 제 1 실시예에 따른 수직형 트랜지스터의 제조방법을 설명하기 위한 공정 단면도이다.Hereinafter, a method of manufacturing a vertical transistor of the present invention will be described in detail with reference to the drawings. 1A to 1E are cross-sectional views illustrating a method of manufacturing a vertical transistor according to a first embodiment of the present invention.
본 발명의 제 1 실시예에 따른 수직형 트랜지스터의 제조방법은 먼저, 도 1a에 도시한 바와 같이 단결정 실리콘 등의 재질로 이루어지는 반도체 기판(101)을 준비한다. 상기 반도체 기판(101)으로는 제 1 도전형 단결정 실리콘 기판(101)이 사용될 수 있고, 제 1 도전형은 n형 또는 p형이 될 수 있다. 본 발명은 설명의 편의상 제 1 도전형이 p형인 경우를 기준으로 설명하기로 한다.In the manufacturing method of the vertical transistor according to the first embodiment of the present invention, first, as shown in FIG. 1A, a semiconductor substrate 101 made of a material such as single crystal silicon is prepared. As the semiconductor substrate 101, a first conductivity type single crystal silicon substrate 101 may be used, and the first conductivity type may be n type or p type. For convenience of description, the present invention will be described based on the case where the first conductivity type is p-type.
이와 같은 상태에서, 상기 기판(101)을 반응성 이온 에칭(Reactive Ion Etching, RIE)와 같은 건식 식각을 통해 선택적으로 패터닝하여 소정 형상의 필라(102)(pillar)를 형성한다. 이 때, 식각되는 기판(101)의 두께는 1∼2㎛ 정도이다. 이어, 도면에 도시하지 않았지만 상기 건식 식각으로 인해 손상된 기판(101) 표면을 치유하기 위해 상기 기판(101) 전면에 버퍼 산화막을 적층한 다음, 제거할 수도 있다. 또한, 상기 필라(102) 내부에 채널 이온을 주입하여 수직형 트랜지스터의 채널 이온 영역을 미리 형성할 수 있다.In this state, the substrate 101 is selectively patterned through dry etching such as reactive ion etching (RIE) to form a pillar 102 having a predetermined shape. At this time, the thickness of the substrate 101 to be etched is about 1 to 2 μm. Subsequently, although not shown in the drawings, a buffer oxide layer may be stacked on the entire surface of the substrate 101 to heal the surface of the substrate 101 damaged by the dry etching, and then removed. In addition, channel ions may be implanted into the pillars 102 to form channel ion regions of the vertical transistors in advance.
그런 다음, 할로 이온 주입 공정을 실시한다. 한다. 할로 이온 즉, 제 1 도전형의 p형 불순물 예를 들어, 붕소(B) 이온을 기판(101) 전면에 5∼50KeV의 에너지와 1E14∼5E14 ions/cm2 의 농도로 주입하여 상기 필라(102) 좌우의 기판(101) 내부에 할로 이온 영역(103)(H)을 형성한다. 이 때, 상기 할로 이온의 주입은 소정의 경사진 각도 예를 들어, 반도체 기판(101)의 표면의 수직축에 대하여 하향 경사진 5∼30°의 경사각의 조건에서 수행된다.Then, a halo ion implantation step is performed. do. Halo ions, i.e., p-type impurities of the first conductivity type, for example, boron (B) ions are implanted into the entire surface of the substrate 101 at an energy of 5 to 50 KeV and a concentration of 1E14 to 5E14 ions / cm 2 . Halo ion regions 103 (H) are formed in the substrate 101 on the left and right. In this case, the implantation of the halo ions is performed at a predetermined inclined angle, for example, a tilt angle of 5 to 30 ° inclined downward with respect to the vertical axis of the surface of the semiconductor substrate 101.
할로 이온 주입 공정이 완료되면, 도 1b에 도시한 바와 같이 저농도 불순물 이온 주입 공정을 실시하여 상기 필라(102) 좌우의 상기 할로 이온 영역(103) 하부에 저농도 불순물 이온 영역(n-)을 형성한다. 이 때, 상기 저농도 불순물 이온의 주입은 제 2 도전형의 불순물 이온을 주입하는데 예를 들어, n형의 아세닉(As) 이온을 5∼50KeV의 에너지와 5E14∼5E15 ions/cm2 의 농도로 주입한다.When the halo ion implantation process is completed, as shown in FIG. 1B, a low concentration impurity ion implantation process is performed to form a low concentration impurity ion region n− under the halo ion region 103 on the left and right sides of the pillar 102. . Injection of this time, the low-concentration impurity ions are implanted in the second impurity ions of the conductivity type, for example, an acetoxy Nick (As) ions of n-type in a concentration of energy and 5E14~5E15 ions / cm 2 of 5~50KeV Inject.
상기 저농도 불순물 이온 영역과 반대 도전형인 상기 할로 이온은 상기 저농도 불순물 이온 영역에 존재하는 이온들이 채널 영역 등으로 확산되는 것을 방지하는 역할을 수행한다.The halo ions having a conductivity opposite to that of the low concentration impurity ion region serve to prevent ions present in the low concentration impurity ion region from diffusing into the channel region.
그런 다음, 도 1c에 도시한 바와 같이 상기 필라(102)를 포함한 기판(101) 전면 상에 게이트 절연막(104) 및 제 1 게이트 전극(105a)을 위한 도전층(105)을 순차적으로 적층한다. 이 때, 상기 게이트 절연막(104)은 10∼30Å의 두께로, 상기 제 1 게이트 전극(105a)을 위한 도전층(105)은 1000∼3000Å의 두께로 적층한다.Then, as shown in FIG. 1C, the gate insulating layer 104 and the conductive layer 105 for the first gate electrode 105a are sequentially stacked on the entire surface of the substrate 101 including the pillars 102. At this time, the gate insulating film 104 is stacked to a thickness of 10 to 30 kHz, and the conductive layer 105 for the first gate electrode 105a is laminated to a thickness of 1000 to 3000 Å.
이어, 도 1d에 도시한 바와 같이 통상의 포토리소그래피 공정을 이용하여 상기 제 1 게이트 전극(105a)이 형성될 영역의 상기 도전층(105) 상에 제 1 게이트 전극(105a)의 패턴에 해당하는 식각 마스크용 감광막(도시하지 않음)의 패턴을 형성한다. 이후, 상기 감광막의 패턴 아래의 상기 도전층(105) 및 그 아래의 게이트 절연막(104)을 남기고 나머지 영역의 상기 도전층(105) 및 게이트 절연막(104)을 그 아래의 반도체 기판(101)의 액티브 영역이 노출될 때까지 식각한다. 이에 따라, 제 1 게이트 전극(105a) 및 게이트 절연막(104)의 패턴이 상기 액티브 영역의 일부분 상에 형성된다.Subsequently, as shown in FIG. 1D, a pattern corresponding to the pattern of the first gate electrode 105a is formed on the conductive layer 105 in the region where the first gate electrode 105a is to be formed using a conventional photolithography process. The pattern of the photoresist film (not shown) for an etching mask is formed. Subsequently, the conductive layer 105 and the gate insulating layer 104 under the pattern of the photoresist layer are left, and the conductive layer 105 and the gate insulating layer 104 in the remaining area of the semiconductor substrate 101 are disposed thereunder. Etch until the active area is exposed. Accordingly, the pattern of the first gate electrode 105a and the gate insulating film 104 is formed on a portion of the active region.
이와 같은 상태에서, 상기 제 1 게이트 전극(105a)을 포함한 기판(101) 전면 상에 스페이서(106)를 위한 절연막을 600∼2000Å의 두께로 형성한다. 상기 절연막은 산화막 또는 질화막으로 형성할 수 있으며, 산화막/질화막의 이중층으로 구성할 수도 있다. 그런 다음, 에치백 공정으로서 이방성 식각 특성을 갖는 반응성 이온 에칭(Reactive Ion Etching, RIE) 공정을 이용하여 상기 제 1 게이트 전극(105a) 및 상기 소스/드레인을 위한 영역의 반도체 기판(101)이 노출될 때까지 상기 절연막을 건식 식각한다. 이에 따라, 상기 제 1 게이트 전극(105a)의 좌우 측벽에만 절연막이 남게 되어 스페이서(106)가 완성된다.In this state, an insulating film for the spacer 106 is formed on the entire surface of the substrate 101 including the first gate electrode 105a to have a thickness of 600 to 2000 Å. The insulating film may be formed of an oxide film or a nitride film, or may be formed of a double layer of an oxide film / nitride film. Then, the semiconductor substrate 101 of the region for the first gate electrode 105a and the source / drain is exposed using a reactive ion etching (RIE) process having anisotropic etching characteristics as an etch back process. The insulating film is dry etched until As a result, the insulating layer remains only on the left and right sidewalls of the first gate electrode 105a, thereby completing the spacer 106.
통상의 CMOS 소자에서의 스페이서(106)는 LDD(Lightly Doped Drain) 구조를 위한 역할을 수행하나 본 발명에서의 스페이서(106)는 상기 제 1 게이트 전극(105a)과 소스/드레인 영역 사이의 단락을 방지하는 역할을 수행한다.The spacer 106 in the conventional CMOS device serves for a lightly doped drain (LDD) structure, but the spacer 106 according to the present invention is provided with a short circuit between the first gate electrode 105a and the source / drain region. Serves to prevent.
상기 스페이서(106)가 완성된 상태에서, 상기 기판(101)을 열처리하여 상기 저농도 불순물 이온 영역을 활성화시켜 소스/드레인을 위한 접합 영역으로 변환시킨다. 여기서, 상기 열처리 공정은 급속 열처리 공정을 적용하여 질소와 같은 불활성 가스 분위기 하에서 900∼1050℃의 온도와 10∼30초의 공정 시간으로 진행한다.In the state where the spacer 106 is completed, the substrate 101 is heat-treated to activate the low concentration impurity ion region and convert it to a junction region for source / drain. Here, the heat treatment process is carried out at a temperature of 900 ~ 1050 ℃ and a process time of 10 to 30 seconds under an inert gas atmosphere such as nitrogen by applying a rapid heat treatment process.
접합 영역이 완성된 상태에서, 도 1e에 도시한 바와 같이 상기 제 1 게이트 전극(105a)을 포함한 기판(101) 전면 상에 층간절연막(107)을 적층한다. 그런 다음, 통상의 포토리소그래피 공정 및 식각 공정을 통해 상기 층간절연막(107)을 선택적으로 식각하여 상기 접합 영역 및 제 1 게이트 전극(105a)의 소정 부위를 노출시키는 복수개의 비아홀(108)을 형성한다. In the state where the junction region is completed, the interlayer insulating film 107 is laminated on the entire surface of the substrate 101 including the first gate electrode 105a as shown in FIG. 1E. Then, the interlayer insulating film 107 is selectively etched through a conventional photolithography process and an etching process to form a plurality of via holes 108 exposing predetermined portions of the junction region and the first gate electrode 105a. .
이어, 상기 비아홀(108)을 충분히 채우도록 상기 층간절연막(107) 상에 금속층을 적층한 다음, 화학기계적연마 공정 등을 통하여 상기 금속층을 상기 층간절연막(107) 상에 평탄화시켜 상기 비아홀(108)에 개재되는 콘택 플러그(109)를 형성한다. 이어서, 상기 콘택 플러그(109)를 포함한 기판(101) 전면 상에 또 다른 금속층을 적층한 다음, 상기 콘택 플러그(109)와 전기적으로 연결되도록 선택적으로 패터닝하여 소스/드레인 전극(Es/Ed)(110) 및 제 2 게이트 전극(Eg)(110)을 형성하면 본 발명의 제 1 실시예에 따른 수직형 트랜지스터의 제조방법은 완료된다.Subsequently, a metal layer is deposited on the interlayer insulating film 107 to sufficiently fill the via hole 108, and then the metal layer is planarized on the interlayer insulating film 107 by a chemical mechanical polishing process, and the like, so that the via hole 108 is formed. The contact plug 109 interposed therebetween is formed. Subsequently, another metal layer is stacked on the entire surface of the substrate 101 including the contact plug 109, and then selectively patterned to be electrically connected to the contact plug 109 so that the source / drain electrodes Es / Ed ( When the 110 and the second gate electrode (Eg) 110 is formed, the manufacturing method of the vertical transistor according to the first embodiment of the present invention is completed.
본 발명의 제 2 실시예에 따른 수직형 트랜지스터의 제조방법은 다음과 같다. 도 2a 내지 2c는 본 발명의 제 2 실시예에 따른 수직형 트랜지스터의 제조방법을 설명하기 위한 공정 단면도이다.A method of manufacturing a vertical transistor according to a second embodiment of the present invention is as follows. 2A to 2C are cross-sectional views illustrating a method of manufacturing a vertical transistor according to a second embodiment of the present invention.
먼저, 도 2a에 도시한 바와 같이 단결정 실리콘 등의 재질로 이루어지는 제 1 도전형의 반도체 기판(201)을 준비한다. 상기 제 1 도전형은 n형 또는 p형이 될 수 있다. 그런 다음, 상기 기판(201) 전면 상에 희생 산화막(202)을 스핀 코팅(spin coating) 또는 저압 화학기상증착 공정 등을 이용하여 1000∼5000Å의 두께로 적층한다. 이어, 상기 희생 산화막(202) 상에 감광막을 도포한 다음, 상기 희생 산화막(202)의 소정 부위를 노출시키도록 선택적으로 패터닝하여 감광막 패턴(203)을 형성한다. 그런 다음, 상기 감광막 패턴(203)을 식각 마스크로 이용하여 상기 기판(201)이 드러나도록 상기 희생 산화막(202)을 식각, 제거하여 개구부(202a)를 형성한다.First, as shown in FIG. 2A, a first conductive semiconductor substrate 201 made of a material such as single crystal silicon is prepared. The first conductivity type may be n type or p type. Then, the sacrificial oxide film 202 is laminated on the entire surface of the substrate 201 to a thickness of 1000 to 5000 kW using spin coating or a low pressure chemical vapor deposition process. Subsequently, a photosensitive film is coated on the sacrificial oxide film 202 and then selectively patterned to expose a predetermined portion of the sacrificial oxide film 202 to form a photosensitive film pattern 203. Thereafter, the sacrificial oxide layer 202 is etched and removed to form the opening 202a so that the substrate 201 is exposed using the photoresist pattern 203 as an etching mask.
이와 같은 상태에서, 도 2b에 도시한 바와 같이 상기 기판(201)을 열처리하여 상기 개구부(202a) 영역에 소정 두께만큼 에피택셜 성장을 하도록 한다. 상기 에피택셜 성장에 의해 형성되는 폴리 실리콘층(204)의 두께는 트랜지스터의 채널 길이를 고려해야 하며 0.5∼3㎛ 정도의 두께가 바람직하다. 상기 폴리 실리콘층(204)이 완성된 상태에서, 도 2c에 도시한 바와 같이 상기 희생 산화막(202)을 제거한다. In this state, as shown in FIG. 2B, the substrate 201 is heat treated to epitaxially grow to a predetermined thickness in the opening 202a region. The thickness of the polysilicon layer 204 formed by the epitaxial growth takes into account the channel length of the transistor, and a thickness of about 0.5 to 3 μm is preferable. In the state where the polysilicon layer 204 is completed, the sacrificial oxide film 202 is removed as shown in FIG. 2C.
이와 같은 상태에서, 본 발명의 제 1 실시예의 제조 공정을 적용한다. 즉, 상기 폴리 실리콘층(204)에 채널 이온을 주입하고, 이어 할로 이온 및 저농도 불순물 이온 주입 공정 등을 적용하는 등 본 발명의 도 1a 내지 1e에 관련된 제반 공정을 적용하면 본 발명의 제 2 실시예에 따른 수직형 트랜지스터의 제조방법은 완료된다. In this state, the manufacturing process of the first embodiment of the present invention is applied. That is, when the general processes related to FIGS. 1A to 1E of the present invention are applied, such as channel ions are implanted into the polysilicon layer 204, and then halo ions and low concentration impurity ion implantation processes are applied. The manufacturing method of the vertical transistor according to the example is completed.
본 발명에 따른 수직형 트랜지스터의 제조방법은 다음과 같은 효과가 있다.The manufacturing method of the vertical transistor according to the present invention has the following effects.
수직형 트랜지스터를 구현함에 있어 채널 길이를 최소화하여 숏 채널 효과를 억제할 수 있으며 트랜지스터의 구동 전류를 향상시킬 수 있게 된다. In implementing the vertical transistor, the short channel effect can be suppressed by minimizing the channel length and the driving current of the transistor can be improved.
도 1a 내지 1e는 본 발명에 따른 수직형 트랜지스터의 제조방법을 설명하기 위한 공정 단면도.1A to 1E are cross-sectional views illustrating a method of manufacturing a vertical transistor according to the present invention.
도 2a 내지 2c는 본 발명에 따른 수직형 트랜지스터의 제조방법을 설명하기 위한 공정 단면도.2A to 2C are cross-sectional views illustrating a method of manufacturing a vertical transistor according to the present invention.
<도면의 주요 부분에 대한 설명>Description of the main parts of the drawing
101 : 반도체 기판 102 : 필라(pillar)101: semiconductor substrate 102: pillar
103 : 할로 이온 영역 104 : 게이트 절연막103: halo ion region 104: gate insulating film
105a : 제 1 게이트 전극 106 : 스페이서105a: first gate electrode 106: spacer
107 : 층간절연막 108 : 비아홀107: interlayer insulating film 108: via hole
109 : 콘택 플러그 110 : 소스, 드레인, 게이트 전극109 contact plug 110 source, drain, gate electrode
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