KR20050064009A - Fabricating method of semiconductor device - Google Patents
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Abstract
본 발명은 트랜지스터의 기생 저항을 최소화하여 반도체 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것으로서,The present invention relates to a method of manufacturing a semiconductor device that can improve the electrical characteristics of the semiconductor device by minimizing the parasitic resistance of the transistor,
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상에 게이트 산화막, 도전층 및 절연층을 순차적으로 적층한 다음, 선택적으로 패터닝하여 게이트 절연막, 게이트 전극 및 희생 산화막 패턴을 형성하는 단계;와, 상기 희생 산화막을 포함한 기판 전면에 LDD 구조를 위한 저농도 불순물 이온을 주입하는 단계;와, 상기 게이트 전극 좌우의 측벽에 스페이서를 형성하는 단계;와, 상기 게이트 전극 좌우의 기판 상에 다결정 실리콘층을 형성하는 단계;와, 상기 다결정 실리콘층을 포함한 기판 전면에 소스/드레인 형성용으로 고농도의 이온 주입 공정을 실시하는 단계;와, 상기 게이트 전극 상의 희생 산화막을 제거하는 단계;와, 상기 게이트 전극 표면 및 상기 게이트 전극 좌우의 다결정 실리콘층 상에 살리사이드층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.A method of manufacturing a semiconductor device according to the present invention includes the steps of sequentially stacking a gate oxide film, a conductive layer, and an insulating layer on a semiconductor substrate, and then selectively patterning to form a gate insulating film, a gate electrode, and a sacrificial oxide film pattern; Implanting low concentration impurity ions for the LDD structure on the entire surface of the substrate including the sacrificial oxide film; forming spacers on sidewalls on the left and right sides of the gate electrode; and forming a polycrystalline silicon layer on the substrate on the left and right sides of the gate electrode And performing a high concentration ion implantation process on the entire surface of the substrate including the polycrystalline silicon layer to form a source / drain; and removing the sacrificial oxide layer on the gate electrode. And forming a salicide layer on the polycrystalline silicon layers on the left and right of the gate electrode. It is characterized by losing.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 트랜지스터의 기생 저항을 최소화하여 반도체 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device that can improve the electrical characteristics of the semiconductor device by minimizing the parasitic resistance of the transistor.
일반적으로, 반도체소자의 고집적화가 진행됨에 따라 반도체소자의 사이즈가 축소되고 반도체소자의 채널 길이 또한 축소된다. 그러나, 반도체소자의 채널 길이가 축소되면서 반도체소자의 원하지 않는 전기적 특성, 예를 들어 숏채널 효과(Short Channel Effect) 등이 나타난다.In general, as the integration of semiconductor devices proceeds, the size of the semiconductor device is reduced and the channel length of the semiconductor device is also reduced. However, as the channel length of the semiconductor device is reduced, undesired electrical characteristics of the semiconductor device, for example, a short channel effect appear.
상기 숏 채널 효과를 해결하려면, 게이트전극 길이의 축소와 같은 수평 축소와 함께 게이트 절연막의 두께 및 소스/드레인의 접합 깊이와 같은 수직 축소도 함께 이루어지지 않으면 안된다. 또한, 상기 수평 축소와 수직 축소에 따라 인가 전원의 전압을 낮추고 반도체 기판의 도핑 농도를 높이며, 특히 채널 영역의 도핑 프로파일의 제어가 효율적으로 이루어져야 한다.In order to solve the short channel effect, a vertical reduction such as a thickness of the gate insulating layer and a junction depth of a source / drain must be performed along with a horizontal reduction such as a reduction of the gate electrode length. In addition, the horizontal reduction and the vertical reduction reduce the voltage of the applied power supply, increase the doping concentration of the semiconductor substrate, and in particular, control the doping profile of the channel region should be efficiently performed.
그러나, 반도체소자의 크기가 축소되고 있으나 전자 제품에서 요구하는 동작 전원이 아직 낮지 않기 때문에 예를 들어, NMOS 트랜지스터의 경우 소스에서 주입되는 전자가 드레인의 높은 전위 변동(Potential Gradient) 상태에서 심하게 가속됨으로써 핫 캐리어(hot carrier)가 발생하기 쉬운 취약한 구조가 된다. 이에, 상기 핫 캐리어에 취약한 NMOS 트랜지스터를 개선한 LDD(Lightly Doped Drain) 구조가 제안되었다.However, since the size of semiconductor devices is being reduced but the operating power required by electronic products is not yet low, for example, in the case of an NMOS transistor, electrons injected from a source are accelerated severely in a high potential gradient state of the drain. Hot carriers are susceptible to fragile structures. Accordingly, a lightly doped drain (LDD) structure has been proposed to improve an NMOS transistor vulnerable to the hot carrier.
상기 LDD 구조의 트랜지스터는 저농도(n-) 영역이 채널과 고농도(n+) 소스/드레인 사이에 위치하며 상기 저농도(n-) 영역이 상기 드레인 접합 주변에서 높은 드레인 전압을 완충시켜 급격한 전위 변동을 유발시키지 않음으로써 핫 캐리어의 발생을 억제시킨다. 고집적도의 반도체소자의 제조기술이 연구되면서 LDD 구조의 모스펫(MOSFET)을 제조하는 여러 가지 기술이 제안되었다. 이 중, 게이트전극의 측벽에 스페이서(spacer)를 형성하는 LDD 제조방법이 가장 전형적인 방법이며 현재까지 대부분의 양산 기술로 사용되고 있다.In the LDD transistor, a low concentration (n−) region is positioned between a channel and a high concentration (n +) source / drain, and the low concentration (n−) region buffers a high drain voltage around the drain junction to cause a sudden potential change. By not doing so, the generation of hot carriers is suppressed. As the manufacturing technology of high-density semiconductor devices has been studied, various techniques for manufacturing MOSFETs of LDD structures have been proposed. Among them, the LDD manufacturing method for forming spacers on the sidewalls of the gate electrode is the most typical method and is used in most mass production techniques.
그러나, 최근 반도체 소자가 고도로 집적화되면서 상기와 같은 LDD 형성만으로는 숏 채널 효과를 완벽하게 제어할 수 없게 되었고 이에 따라, 트랜지스터의 문턱 전압을 결정하는 채널 영역의 도핑 농도에는 영향을 주지 않으면서, 소스/드레인의 공핍 영역이 수평 방향으로 서로 근접하는 것을 억제하는 할로(HALO) 구조가 제시되었다.However, as the semiconductor devices have been highly integrated in recent years, the formation of the LDD alone does not completely control the short channel effect, and thus does not affect the doping concentration of the channel region that determines the threshold voltage of the transistor. A halo structure has been proposed which suppresses the depletion regions of the drain from approaching each other in the horizontal direction.
할로 구조는 소스/드레인 주위에 반대 극성의 불순물 즉, 할로 이온을 주입하여 형성하는 것으로서, 전계 효과 트랜지스터의 소스/드레인 주변에 웰(Well) 농도보다 높은 불순물 농도를 지닌 확산 영역을 에워싸도록 함으로써 소스/드레인의 공핍 영역의 길이를 축소시킨다. The halo structure is formed by implanting impurities of opposite polarity around the source / drain, that is, halo ions, by surrounding a diffusion region having an impurity concentration higher than the well concentration around the source / drain of the field effect transistor. Reduce the length of the depletion region of the source / drain.
그러나, 종래의 할로 이온 주입법에 의해 제조된 모스 트랜지스터와 같은 반도체소자의 경우, 모스 트랜지스터의 소스/드레인 영역의 접합을 형성하기 위한 열처리 공정이 진행될 때 상기 소스/드레인 영역 내의 도핑된 불순물, 예를 들어 붕소(B) 또는 인(P)도 열처리로 인하여 상기 채널 영역으로 확산되기 쉽다. 이는 상기 채널 영역에 악영향을 미쳐 모스 트랜지스터의 전기적 특성을 저하시킨다. 즉, 모스 트랜지스터의 문턱전압(Threshold Voltage, VT)이 당초의 정해진 값과 다르게 변화하므로 모스 트랜지스터의 턴온(turn on) 및 턴오프 동작의 구분이 어려워져 모스 트랜지스터의 동작 불량이 다발하고 또한 누설 전류(leakage current)가 증가한다.However, in the case of a semiconductor device such as a MOS transistor manufactured by a conventional halo ion implantation method, doped impurities in the source / drain region, e.g., when a heat treatment process for forming a junction of a source / drain region of a MOS transistor are performed, For example, boron (B) or phosphorus (P) also tends to diffuse into the channel region due to heat treatment. This adversely affects the channel region and degrades the electrical characteristics of the MOS transistor. In other words, since the threshold voltage (V T ) of the MOS transistor is changed from the original predetermined value, it is difficult to distinguish the turn on and turn-off operation of the MOS transistor, resulting in frequent malfunction of the MOS transistor and leakage. The leakage current increases.
반도체 소자의 미세화에 따른 문제는 상기와 같은 숏 채널 효과 이외에 누설 전류 발생, 콘택 저항의 증가 등의 문제가 있다.. 이에 더불어, 기판 및 게이트 전극 내에 기생 저항이 상존하여 반도체 소자의 전기적 특성을 악화시키고 있다.In addition to the short channel effect, the semiconductor device may have problems such as leakage current generation and increased contact resistance. In addition, parasitic resistances may exist in the substrate and the gate electrode to deteriorate the electrical characteristics of the semiconductor device. I'm making it.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 트랜지스터의 기생 저항을 최소화하여 반도체 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는데 목적이 있다. The present invention has been made to solve the above problems, an object of the present invention is to provide a method for manufacturing a semiconductor device that can improve the electrical characteristics of the semiconductor device by minimizing the parasitic resistance of the transistor.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 반도체 기판 상에 게이트 산화막, 도전층 및 절연층을 순차적으로 적층한 다음, 선택적으로 패터닝하여 게이트 절연막, 게이트 전극 및 희생 산화막 패턴을 형성하는 단계;와, 상기 희생 산화막을 포함한 기판 전면에 LDD 구조를 위한 저농도 불순물 이온을 주입하는 단계;와, 상기 게이트 전극 좌우의 측벽에 스페이서를 형성하는 단계;와, 상기 게이트 전극 좌우의 기판 상에 다결정 실리콘층을 형성하는 단계;와, 상기 다결정 실리콘층을 포함한 기판 전면에 소스/드레인 형성용으로 고농도의 이온 주입 공정을 실시하는 단계;와, 상기 게이트 전극 상의 희생 산화막을 제거하는 단계;와, 상기 게이트 전극 표면 및 상기 게이트 전극 좌우의 다결정 실리콘층 상에 살리사이드층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.In the method of manufacturing a semiconductor device of the present invention for achieving the above object, a gate oxide film, a conductive layer, and an insulating layer are sequentially stacked on a semiconductor substrate, and then selectively patterned to form a gate insulating film, a gate electrode, and a sacrificial oxide film pattern. And implanting low concentration impurity ions for the LDD structure into the entire surface of the substrate including the sacrificial oxide layer; and forming spacers on sidewalls of the left and right sides of the gate electrode; Forming a polycrystalline silicon layer; and performing a high concentration ion implantation process for source / drain formation on the entire substrate including the polycrystalline silicon layer; and removing the sacrificial oxide film on the gate electrode; Forming a salicide layer on the gate electrode surface and on the left and right polycrystalline silicon layers Characterized in that comprises a step.
바람직하게는, 상기 희생 산화막은 100∼1000Å의 두께로 형성할 수 있다.Preferably, the sacrificial oxide film may be formed to a thickness of 100 ~ 1000Å.
바람직하게는, 상기 희생 산화막은 LP-TEOS(Low Pressure Tetra Ethyl Ortho Silicate), O3-TEOS, d-TEOS 등과 같은 TEOS 계열의 산화막 또는 고밀도 플라즈마 화학기상증착법(High Density Plasma CVD)을 이용하여 적층하는 FSG(Fluorine Silicate Glass), USG(Undoped Silicate Glass) 또는 SiH4 막 또는 BPSG막 중 어느 한 물질로 형성할 수 있다.Preferably, the sacrificial oxide layer is laminated using a TEOS-based oxide layer such as Low Pressure Tetra Ethyl Ortho Silicate (LP-TEOS), O 3 -TEOS, d-TEOS, or High Density Plasma CVD. The material may be formed of any one of Fluorine Silicate Glass (FSG), Undoped Silicate Glass (USG), SiH 4, or BPSG.
본 발명의 특징에 따르면, 게이트 전극 상에 미리 희생 산화막을 형성시킴으로써 국부적 에피택셜 성장 공정시 상기 게이트 전극 상에 다결정 실리콘층이 측면 성장하는 것을 미연에 방지할 수 있게 되어 트랜지스터에 존재하는 기생 저항을 낮출 수 있게 된다. 이에 따라, 반도체 소자의 전기적 특성을 안정적으로 담보할 수 있게 된다.According to a feature of the present invention, by forming a sacrificial oxide film on the gate electrode in advance, it is possible to prevent side growth of the polycrystalline silicon layer on the gate electrode during the local epitaxial growth process, thereby preventing parasitic resistance present in the transistor. Can be lowered. Accordingly, the electrical characteristics of the semiconductor device can be stably secured.
이하, 도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법을 상세히 설명하기로 한다. 도 1a 내지 1f는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. 1A to 1F are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.
먼저, 도 1a에 도시한 바와 같이 단결정 실리콘 등의 재질로 이루어지는 반도체 기판(101)에 대해 액티브 영역을 정의하기 위해 아이솔레이션 공정, 예를 들어 STI(Shallow Trench Isolation, STI) 공정을 이용하여 상기 반도체 기판(101)의 필드 영역에 소자분리막(102)을 형성한다. 여기서, 상기 반도체 기판(101)으로는 제 1 도전형 단결정 실리콘 기판(101)이 사용될 수 있고, 제 1 도전형은 n형 또는 p형이 될 수 있다. 본 발명은 설명의 편의상 제 1 도전형이 n형인 경우를 기준으로 설명하기로 한다.First, as illustrated in FIG. 1A, in order to define an active region for a semiconductor substrate 101 made of a single crystal silicon or the like, an isolation process, for example, a shallow trench isolation (STI) process, is used. An element isolation film 102 is formed in the field region of 101. Here, the first conductive single crystal silicon substrate 101 may be used as the semiconductor substrate 101, and the first conductive type may be n type or p type. For convenience of description, the present invention will be described based on the case where the first conductivity type is n-type.
상기 소자분리막(102)의 형성이 완료되고 나면, 상기 반도체 기판(101)의 액티브 영역 상에 게이트 산화막을 열산화 공정으로 성장시킨다. 이후, 도면에 도시되지 않았지만 채널 영역의 문턱 전압을 원하는 값으로 조정하기 위해 예를 들어, BF2 이온과 같은 불순물 이온을 반도체 기판(101)의 표면 근처에 이온 주입한다.After the formation of the device isolation layer 102 is completed, the gate oxide film is grown on the active region of the semiconductor substrate 101 by a thermal oxidation process. Subsequently, impurity ions such as, for example, BF 2 ions are ion implanted near the surface of the semiconductor substrate 101 to adjust the threshold voltage of the channel region to a desired value although not shown in the drawing.
이어서, 상기 게이트 절연막(103) 상에 게이트 전극(104)을 위한 도전층을 적층한다. 그런 다음, 상기 도전층 상에 절연막을 100∼1000Å의 두께로 적층한다. 상기 절연막은 LP-TEOS(Low Pressure Tetra Ethyl Ortho Silicate), O3-TEOS, d-TEOS 등과 같은 TEOS 계열의 산화막 또는 고밀도 플라즈마 화학기상증착법(High Density Plasma CVD)을 이용하여 적층하는 FSG(Fluorine Silicate Glass), USG(Undoped Silicate Glass) 또는 SiH4 막 또는 BPSG를 사용하여 형성할 수 있다.Subsequently, a conductive layer for the gate electrode 104 is laminated on the gate insulating layer 103. Then, an insulating film is laminated on the conductive layer to a thickness of 100 to 1000 GPa. The insulating layer is a FSG (Fluorine Silicate) laminated using a TEOS-based oxide film such as Low Pressure Tetra Ethyl Ortho Silicate (LP-TEOS), O 3 -TEOS, d-TEOS, or High Density Plasma CVD. It may be formed using Glass, USG (Undoped Silicate Glass) or SiH 4 film or BPSG.
도 1b를 참조하면, 상기 게이트 전극(104)을 위한 도전층 및 절연막이 적층되고 나면, 통상의 포토리소그래피 공정을 이용하여 상기 게이트 전극(104)이 형성될 영역의 상기 도전층 상에 게이트 전극(104)의 패턴에 해당하는 식각 마스크용 감광막(도시하지 않음)의 패턴을 형성한다. 이후, 상기 감광막의 패턴 아래의 상기 절연막, 도전층 및 게이트 산연막을 남기고 나머지 영역의 상기 절연막, 도전층 및 게이트 산화막을 그 아래의 반도체 기판(101)의 액티브 영역이 노출될 때까지 식각한다. 이에 따라, 희생 산화막(105), 게이트 전극(104) 및 게이트 절연막(103)의 패턴이 상기 액티브 영역의 일부분 상에 형성된다.Referring to FIG. 1B, after the conductive layer and the insulating layer for the gate electrode 104 are stacked, a gate electrode (on the conductive layer in the region where the gate electrode 104 is to be formed using a conventional photolithography process) is formed. A pattern of an etching mask photosensitive film (not shown) corresponding to the pattern of 104 is formed. Subsequently, the insulating layer, the conductive layer, and the gate oxide layer under the pattern of the photoresist layer are left, and the insulating layer, the conductive layer, and the gate oxide layer in the remaining regions are etched until the active region of the semiconductor substrate 101 is exposed. Accordingly, patterns of the sacrificial oxide film 105, the gate electrode 104, and the gate insulating film 103 are formed on a portion of the active region.
이와 같은 상태에서 기판(101) 전면에 LDD 영역을 형성하기 위한 저농도의 불순물 이온 주입 공정을 실시한다. 이 때의 불순물 이온은 제 2 도전형의 불순물 이온으로서 구체적으로, p형의 붕소(B) 이온을 5∼50 KeV의 에너지와 1E14∼1E15 ions/cm2의 도즈량의 조건으로 반도체기판(101)(101)의 노출된 액티브영역에 이온주입하여 저농도 불순물 이온 주입 영역을 형성한다. 상기 저농도 불순물 이온 주입 영역은 후속의 열처리 공정을 통해 LDD 영역을 형성한다.In this state, a low concentration impurity ion implantation process is performed to form the LDD region over the entire surface of the substrate 101. At this time, the impurity ions are the impurity ions of the second conductivity type. Specifically, the p-type boron (B) ions are used in the semiconductor substrate 101 under the conditions of an energy of 5 to 50 KeV and a dose of 1E14 to 1E15 ions / cm 2 . (Ion) is implanted into the exposed active region of the 101 to form a low concentration impurity ion implantation region. The low concentration impurity ion implantation region forms an LDD region through a subsequent heat treatment process.
상기 저농도 불순물 이온 주입 공정을 실시한 후에 도 1c에 도시한 바와 같이, 화학기상증착 공정 등을 이용하여 절연막을 증착한다. 상기 절연막의 재질로는 산화막이 사용될 수 있으며, 상기 절연막의 두께는 100∼500Å 정도가 바람직하다. 상기 절연막이 적층된 상태에서 이방성 식각 특성을 갖는 건식 식각 공정 예를 들어, 반응성 이온 식각(Reactive Ion Etching) 공정을 이용하여 상기 절연막을 식각시킨다. 이에 따라, 상기 게이트 전극(104) 측벽에만 절연막이 잔존하게 되어 스페이서가 완성된다.After performing the low concentration impurity ion implantation process, as shown in FIG. 1C, an insulating film is deposited using a chemical vapor deposition process or the like. An oxide film may be used as a material of the insulating film, and the thickness of the insulating film is preferably about 100 to 500 kPa. The insulating layer is etched using a dry etching process having anisotropic etching characteristics in a state where the insulating layer is stacked, for example, a reactive ion etching process. As a result, the insulating film remains only on the sidewalls of the gate electrode 104, thereby completing the spacer.
그런 다음, 국부적 에피택셜 성장(Selective Epitaxial Growth) 공정을 진행한다. 즉, 기판(101)을 소정 조건으로 열처리하여 상기 소자분리막(102) 및 희생 산화막(105)으로 덮여 있는 게이트 전극(104) 이외의 액티브 영역의 기판(101) 상에 소정 두께의 다결정 실리콘층(107)을 성장시킨다. 이 때, 상기 게이트 전극(104) 상에 희생 산화막(105)이 미리 형성되어 있음에 따라 종래의 통상적인 국부적 에피택셜 성장 공정에서의 문제점인 게이트 전극(104) 상에서 성장되는 다결정 실리콘층(107)이 측면 성장하는 문제점을 근본적으로 해결할 수 있게 된다.Then, a process of local selective epitaxial growth is performed. That is, a polycrystalline silicon layer having a predetermined thickness on the substrate 101 in an active region other than the gate electrode 104 covered with the device isolation film 102 and the sacrificial oxide film 105 by heat-treating the substrate 101 under a predetermined condition. 107). At this time, as the sacrificial oxide film 105 is formed on the gate electrode 104 in advance, the polycrystalline silicon layer 107 grown on the gate electrode 104, which is a problem in a conventional local epitaxial growth process. It is possible to fundamentally solve this growing problem.
이와 같은 상태에서, 도 1d에 도시한 바와 같이 소스/드레인 영역을 형성하기 위한 고농도의 불순물 이온 주입 공정을 실시한다. 구체적으로 제 2 도전형인 p형 불순물 이온 예를 들어, 붕소(B)를 B+ 또는 BF+2 의 이온 형태로 기판(101) 전면에 주입하여 고농도 이온 주입 영역을 형성한다. 구체적으로, 상기 이온 주입은 2∼30KeV의 에너지와 1E15∼5E15 ions/cm2 의 조건으로 주입될 수 있다. 이어, 상기 기판(101)을 열처리하여 상기 저농도 이온 주입 및 고농도 이온 주입 공정으로 주입된 불순물 이온들을 활성화시킨다. 이 때의 열처리 조건은 급속 열처리 공정을 이용할 수 있으며, 세부적으로 불활성 가스 분위기의 800∼1000℃ 하에서 10∼30초가 진행할 수 있다. 그런 다음, 도 1e에 도시한 바와 같이 습식 식각 등을 통하여 상기 게이트 전극(104) 상에 형성되어 있는 희생 산화막(105)을 제거한다.In this state, as shown in FIG. 1D, a high concentration impurity ion implantation process is performed to form the source / drain regions. Specifically, a high concentration ion implantation region is formed by implanting a second conductivity type p-type impurity ion, for example, boron (B) in the form of an ion of B + or BF +2 over the entire surface of the substrate 101. Specifically, the ion implantation may be implanted under conditions of energy of 2-30 KeV and 1E15-5E15 ions / cm 2 . Subsequently, the substrate 101 is heat-treated to activate the impurity ions implanted in the low concentration and high concentration ion implantation processes. The heat treatment conditions at this time can use a rapid heat treatment process, in detail, 10 to 30 seconds can proceed under 800 to 1000 ℃ in an inert gas atmosphere. Thereafter, as shown in FIG. 1E, the sacrificial oxide film 105 formed on the gate electrode 104 is removed through wet etching or the like.
이어, 도 1f에 도시한 바와 같이 고융점 금속층을 상기 게이트 전극(104)을 포함한 기판(101) 전면 상에 스퍼터링 공정 등을 이용하여 적층한 다음 기판(101)의 열처리하여 상기 스페이서를 제외한 부분 즉, 게이트 전극(104) 표면과 소스/드레인 영역의 반도체 기판(101) 표면 상에 실리콘과 금속 간의 실리사이드 반응을 유도한다. 상기 실리사이드 반응을 통해 상기 게이트 전극(104) 표면 및 상기 소스/드레인 영역 상의 반도체 기판(101) 표면에는 살리사이드층(108)(Salicide : Self Aligned Silicide)이 형성된다. 여기서, 상기 고융점 금속의 종류에 따라 상기 살리사이드층(108)은 MoSi2, PdSi2, PtSi2, TaSi2 및 WSi 2 와 같은 물질층으로 형성될 수 있다.Subsequently, as shown in FIG. 1F, a high melting point metal layer is laminated on the entire surface of the substrate 101 including the gate electrode 104 using a sputtering process or the like, followed by heat treatment of the substrate 101 to remove the spacers. In addition, a silicide reaction between silicon and a metal is induced on the surface of the gate electrode 104 and the surface of the semiconductor substrate 101 in the source / drain region. A salicide layer 108 (Salicide: Self Aligned Silicide) is formed on the surface of the gate electrode 104 and the surface of the semiconductor substrate 101 on the source / drain region through the silicide reaction. The salicide layer 108 may be formed of a material layer such as MoSi 2 , PdSi 2 , PtSi 2 , TaSi 2, and WSi 2 , depending on the type of the high melting point metal.
이와 같은 공정으로 형성되는 살리사이드층(108)은 기판(101)이 아닌 국부적 에피택셜 성장에 의해 형성된 다결정 실리콘층(107) 상에 형성됨에 따라 상기 살리사이드 공정시 기판(101) 내에 형성된 소스/드레인과의 반응을 미연에 방지함에 따라 계면 저항을 감소시킬 수 있게 된다. The salicide layer 108 formed by such a process is formed on the polycrystalline silicon layer 107 formed by local epitaxial growth rather than the substrate 101, so that the source / By preventing the reaction with the drain in advance, it is possible to reduce the interface resistance.
본 발명에 따른 반도체 소자의 제조방법은 다음과 같은 효과가 있다.The method of manufacturing a semiconductor device according to the present invention has the following effects.
게이트 전극 상에 미리 희생 산화막을 형성시킴으로써 국부적 에피택셜 성장 공정시 상기 게이트 전극 상에 다결정 실리콘층이 측면 성장하는 것을 미연에 방지할 수 있게 되어 트랜지스터에 존재하는 기생 저항을 낮출 수 있게 된다. 이에 따라, 반도체 소자의 전기적 특성을 안정적으로 담보할 수 있게 된다. By forming a sacrificial oxide film on the gate electrode in advance, it is possible to prevent side growth of the polycrystalline silicon layer on the gate electrode during the local epitaxial growth process, thereby lowering the parasitic resistance present in the transistor. Accordingly, the electrical characteristics of the semiconductor device can be stably secured.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자 제조방법을 설명하기 위한 공정 단면도.1A to 1F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.
<도면의 주요 부분에 대한 설명>Description of the main parts of the drawing
101 : 반도체 기판 102 : 소자 분리막101 semiconductor substrate 102 device isolation film
103 : 게이트 절연막 104 : 게이트 전극103: gate insulating film 104: gate electrode
105 : 희생 산화막 106 : 스페이서105: sacrificial oxide film 106: spacer
107 : 다결정 실리콘층107: polycrystalline silicon layer
Claims (3)
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| KR1020030095277A KR20050064009A (en) | 2003-12-23 | 2003-12-23 | Fabricating method of semiconductor device |
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