KR100598284B1 - Fabricating method of semiconductor device - Google Patents
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Abstract
본 발명은 트랜지스터의 채널을 이동하는 전하들의 이동도를 향상시켜 반도체 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것으로서,The present invention relates to a method of manufacturing a semiconductor device that can improve the electrical characteristics of the semiconductor device by improving the mobility of charges that move through the channel of the transistor,
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상에 게이트 절연막 및 게이트 전극을 순차적으로 형성하는 단계;와, 상기 게이트 전극을 포함한 기판 전면 상에 고농도의 불순물 이온을 주입하여 상기 게이트 전극 좌우의 기판 내부에 고농도 불순물 이온 영역을 형성하는 단계;와, 상기 게이트 전극을 포함한 기판 전면 상에 인장 응력 특성을 갖는 산화막을 적층하는 단계;와, 상기 기판을 열처리하여 상기 고농도 불순물 이온 영역을 활성화시킴과 동시에 상기 게이트 전극 및 기판을 재결정화하는 단계를 포함하여 이루어지는 것을 특징으로 한다.A method of manufacturing a semiconductor device according to the present invention includes the steps of sequentially forming a gate insulating film and a gate electrode on the semiconductor substrate; and implanting a high concentration of impurity ions on the entire surface of the substrate including the gate electrode, the substrate on the left and right of the gate electrode Forming a high concentration impurity ion region therein; and depositing an oxide film having a tensile stress characteristic on the entire surface of the substrate including the gate electrode; and heat treating the substrate to activate the high concentration impurity ion region. And recrystallizing the gate electrode and the substrate.
재결정화, 인장 응력, 압축 응력Recrystallization, tensile stress, compressive stress
Description
도 1a 내지 1e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.1A to 1E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.
도 2는 인장 응력 특성을 갖는 산화막의 두께에 따른 인장 응력의 값의 변화를 나타낸 그래프.2 is a graph showing the change in the value of the tensile stress according to the thickness of the oxide film having a tensile stress characteristic.
도 3은 인장 응력 특성을 갖는 산화막의 두께에 따른 구동 전류의 값의 변화를 나타낸 그래프.3 is a graph showing the change in the value of the drive current according to the thickness of the oxide film having a tensile stress characteristic.
<도면의 주요 부분에 대한 설명>Description of the main parts of the drawing
101 : 반도체 기판 102 : 소자분리막101
103 : 게이트 전극 104 : 게이트 전극103: gate electrode 104: gate electrode
105 : 스페이서 106 : 산화막105: spacer 106: oxide film
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 트랜지스터의 채널을 이동하는 전하들의 이동도를 향상시켜 반도체 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device capable of improving electrical characteristics of a semiconductor device by improving mobility of charges moving through a channel of a transistor.
일반적으로, 반도체소자의 고집적화가 진행됨에 따라 반도체소자의 사이즈가 축소되고 반도체소자의 채널 길이 또한 축소된다. 그러나, 반도체소자의 채널 길이가 축소되면서 반도체소자의 원하지 않는 전기적 특성, 예를 들어 숏채널 효과(Short Channel Effect) 등이 나타난다.In general, as the integration of semiconductor devices proceeds, the size of the semiconductor device is reduced and the channel length of the semiconductor device is also reduced. However, as the channel length of the semiconductor device is reduced, undesired electrical characteristics of the semiconductor device, for example, a short channel effect appear.
상기 숏 채널 효과를 해결하려면, 게이트전극 길이의 축소와 같은 수평 축소와 함께 게이트 절연막의 두께 및 소스/드레인의 접합 깊이와 같은 수직 축소도 함께 이루어지지 않으면 안된다. 또한, 상기 수평 축소와 수직 축소에 따라 인가 전원의 전압을 낮추고 반도체 기판의 도핑 농도를 높이며, 특히 채널 영역의 도핑 프로파일의 제어가 효율적으로 이루어져야 한다.In order to solve the short channel effect, a vertical reduction such as a thickness of the gate insulating layer and a junction depth of a source / drain must be performed along with a horizontal reduction such as a reduction of the gate electrode length. In addition, the horizontal reduction and the vertical reduction reduce the voltage of the applied power supply, increase the doping concentration of the semiconductor substrate, and in particular, control the doping profile of the channel region should be efficiently performed.
그러나, 반도체소자의 크기가 축소되고 있으나 전자 제품에서 요구하는 동작 전원이 아직 낮지 않기 때문에 예를 들어, NMOS 트랜지스터의 경우 소스에서 주입되는 전자가 드레인의 높은 전위 변동(Potential Gradient) 상태에서 심하게 가속됨으로써 핫 캐리어(hot carrier)가 발생하기 쉬운 취약한 구조가 된다. 이에, 상기 핫 캐리어에 취약한 NMOS 트랜지스터를 개선한 LDD(Lightly Doped Drain) 구조가 제안되었다.However, since the size of semiconductor devices is being reduced but the operating power required by electronic products is not yet low, for example, in the case of an NMOS transistor, electrons injected from a source are accelerated severely in a high potential gradient state of the drain. Hot carriers are susceptible to fragile structures. Accordingly, a lightly doped drain (LDD) structure has been proposed to improve an NMOS transistor vulnerable to the hot carrier.
상기 LDD 구조의 트랜지스터는 저농도(n-) 영역이 채널과 고농도(n+) 소스/드레인 사이에 위치하며 상기 저농도(n-) 영역이 상기 드레인 접합 주변에서 높은 드레인 전압을 완충시켜 급격한 전위 변동을 유발시키지 않음으로써 핫 캐리어의 발생을 억제시킨다. 고집적도의 반도체소자의 제조기술이 연구되면서 LDD 구조의 모스펫(MOSFET)을 제조하는 여러 가지 기술이 제안되었다. 이 중, 게이트전극의 측벽에 스페이서(spacer)를 형성하는 LDD 제조방법이 가장 전형적인 방법이며 현재까지 대부분의 양산 기술로 사용되고 있다.In the LDD transistor, a low concentration (n−) region is positioned between a channel and a high concentration (n +) source / drain, and the low concentration (n−) region buffers a high drain voltage around the drain junction to cause a sudden potential change. By not doing so, the generation of hot carriers is suppressed. As the manufacturing technology of high-density semiconductor devices has been studied, various techniques for manufacturing MOSFETs of LDD structures have been proposed. Among them, the LDD manufacturing method for forming spacers on the sidewalls of the gate electrode is the most typical method and is used in most mass production techniques.
그러나, 최근 반도체 소자가 고도로 집적화되면서 상기와 같은 LDD 형성만으로는 숏 채널 효과를 완벽하게 제어할 수 없게 되었고 이에 따라, 트랜지스터의 문턱 전압을 결정하는 채널 영역의 도핑 농도에는 영향을 주지 않으면서, 소스/드레인의 공핍 영역이 수평 방향으로 서로 근접하는 것을 억제하는 할로(HALO) 구조가 제시되었다.However, as the semiconductor devices have been highly integrated in recent years, the formation of the LDD alone does not completely control the short channel effect, and thus does not affect the doping concentration of the channel region that determines the threshold voltage of the transistor. A halo structure has been proposed which suppresses the depletion regions of the drain from approaching each other in the horizontal direction.
할로 구조는 소스/드레인 주위에 반대 극성의 불순물 즉, 할로 이온을 주입하여 형성하는 것으로서, 전계 효과 트랜지스터의 소스/드레인 주변에 웰(Well) 농도보다 높은 불순물 농도를 지닌 확산 영역을 에워싸도록 함으로써 소스/드레인의 공핍 영역의 길이를 축소시킨다. The halo structure is formed by implanting impurities of opposite polarity around the source / drain, that is, halo ions, by surrounding a diffusion region having an impurity concentration higher than the well concentration around the source / drain of the field effect transistor. Reduce the length of the depletion region of the source / drain.
그러나, 종래의 할로 이온 주입법에 의해 제조된 모스 트랜지스터와 같은 반도체소자의 경우, 모스 트랜지스터의 소스/드레인 영역의 접합을 형성하기 위한 열처리 공정이 진행될 때 상기 소스/드레인 영역 내의 도핑된 불순물, 예를 들어 붕소(B) 또는 인(P)도 열처리로 인하여 상기 채널 영역으로 확산되기 쉽다. 이는 상 기 채널 영역에 악영향을 미쳐 모스 트랜지스터의 전기적 특성을 저하시킨다. 즉, 모스 트랜지스터의 문턱전압(Threshold Voltage, VT)이 당초의 정해진 값과 다르게 변화하므로 모스 트랜지스터의 턴온(turn on) 및 턴오프 동작의 구분이 어려워져 모스 트랜지스터의 동작 불량이 다발하고 또한 누설 전류(leakage current)가 증가한다.However, in the case of a semiconductor device such as a MOS transistor manufactured by a conventional halo ion implantation method, doped impurities in the source / drain region, e.g., when a heat treatment process for forming a junction of a source / drain region of a MOS transistor are performed, For example, boron (B) or phosphorus (P) also tends to diffuse into the channel region due to heat treatment. This adversely affects the channel region and degrades the electrical characteristics of the MOS transistor. In other words, since the threshold voltage (V T ) of the MOS transistor is changed from the original predetermined value, it is difficult to distinguish the turn on and turn-off operation of the MOS transistor, resulting in frequent malfunction of the MOS transistor and leakage. The leakage current increases.
반도체 소자의 미세화에 따른 문제는 상기와 같은 숏 채널 효과 이외에 누설 전류 발생, 콘택 저항의 증가 및 구동 전류(Drive current)의 감소 등의 문제가 있다. 채널 길이가 짧아짐에 따라 전하의 이동도(mobility)가 약화되어 발생되는 구동 전류의 감소 현상은 반도체 소자의 성능에 직접적인 영향을 미치게 된다.In addition to the short channel effect as described above, the problem caused by the miniaturization of the semiconductor device may include problems such as leakage current generation, increase of contact resistance, and reduction of drive current. As the channel length becomes shorter, a decrease in driving current caused by a decrease in mobility of charges directly affects the performance of the semiconductor device.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 트랜지스터의 채널을 이동하는 전하들의 이동도를 향상시켜 반도체 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는데 목적이 있다.
The present invention has been made to solve the above problems, an object of the present invention is to provide a method for manufacturing a semiconductor device that can improve the electrical characteristics of the semiconductor device by improving the mobility of the charges to move the channel of the transistor.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 반도체 기판 상에 게이트 절연막 및 게이트 전극을 순차적으로 형성하는 단계;와, 상기 게이트 전극을 포함한 기판 전면 상에 고농도의 불순물 이온을 주입하여 상기 게이트 전극 좌우의 기판 내부에 고농도 불순물 이온 영역을 형성하는 단계;와, 상기 게이트 전극을 포함한 기판 전면 상에 인장 응력 특성을 갖는 산화막을 적층하는 단계; 와, 상기 기판을 열처리하여 상기 고농도 불순물 이온 영역을 활성화시킴과 동시에 상기 게이트 전극 및 기판을 재결정화하는 단계를 포함하여 이루어지는 것을 특징으로 한다.The semiconductor device manufacturing method of the present invention for achieving the above object comprises the steps of sequentially forming a gate insulating film and a gate electrode on the semiconductor substrate; and implanting a high concentration of impurity ions on the entire surface of the substrate including the gate electrode Forming a high concentration impurity ion region in the substrate on the left and right of the gate electrode; and stacking an oxide film having a tensile stress characteristic on the entire surface of the substrate including the gate electrode; And heat treating the substrate to activate the high concentration impurity ion region and recrystallizing the gate electrode and the substrate.
바람직하게는, 상기 산화막은 500∼3000Å의 두께로 형성할 수 있다.Preferably, the oxide film may be formed to a thickness of 500 to 3000 kPa.
바람직하게는, 상기 산화막은 저압 화학기상증착 공정을 이용하여 형성할 수 있다.Preferably, the oxide film may be formed using a low pressure chemical vapor deposition process.
바람직하게는, 상기 산화막은 TEOS막, FSG막, USG막, SiH4, BPSG막 중 어느 한 물질로 형성할 수 있다.Preferably, the oxide film may be formed of any one of a TEOS film, an FSG film, a USG film, a SiH 4 , and a BPSG film.
바람직하게는, 상기 열처리는 불활성 가스 분위기 하에서 800∼1050℃로 10∼30초간 진행할 수 있다.Preferably, the heat treatment may be performed at 800 to 1050 ° C for 10 to 30 seconds in an inert gas atmosphere.
본 발명의 특징에 따르면, 트랜지스터의 형성이 완료된 상태에서 게이트 전극을 포함한 기판 전면 상에 열처리시 인장 응력 특성을 갖는 산화막을 적층하여 하부의 게이트 전극에 압축 응력이 작용하도록 하고 상기 게이트 전극의 압축 응력에 대응하여 상기 게이트 전극 하부의 채널 영역의 기판에 인장 응력이 작용하도록 함으로써, 채널 영역의 기판 내에서 전자 또는 정공의 이동도를 향상시켜 궁극적으로 트랜지스터의 구동 전류를 증가시킬 수 있게 된다.According to a feature of the present invention, an oxide film having a tensile stress property is deposited on the entire surface of a substrate including a gate electrode in a state in which transistor formation is completed so that a compressive stress acts on a lower gate electrode and a compressive stress of the gate electrode. In response to the tensile stress acting on the substrate of the channel region under the gate electrode, it is possible to improve the mobility of electrons or holes in the substrate of the channel region and ultimately increase the driving current of the transistor.
이하, 도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법을 상세히 설명하기로 한다. 도 1a 내지 1e는 본 발명에 따른 반도체 소자의 제조방법을 설명하 기 위한 공정 단면도이다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. 1A to 1E are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.
먼저, 도 1a에 도시한 바와 같이 단결정 실리콘 등의 재질로 이루어지는 반도체 기판(101)에 대해 액티브 영역을 정의하기 위해 아이솔레이션 공정, 예를 들어 STI(Shallow Trench Isolation, STI) 공정을 이용하여 상기 반도체 기판(101)의 필드 영역에 소자분리막(102)을 형성한다. 여기서, 상기 반도체 기판(101)으로는 제 1 도전형 단결정 실리콘 기판(101)이 사용될 수 있고, 제 1 도전형은 n형 또는 p형이 될 수 있다. First, as illustrated in FIG. 1A, in order to define an active region for a
상기 소자분리막(102)의 형성이 완료되고 나면, 상기 반도체 기판(101)의 액티브 영역 상에 게이트 산화막(106)을 열산화 공정으로 성장시킨다. 이후, 도면에 도시되지 않았지만 채널 영역의 문턱 전압을 원하는 값으로 조정하기 위해 예를 들어, BF2 이온과 같은 불순물 이온을 반도체 기판(101)의 표면 근처에 이온 주입한다.After the formation of the
이어서, 상기 게이트 절연막(103) 상에 게이트 전극(104)을 위한 도전층을 적층한다. 상기 게이트 전극(104)을 위한 도전층이 적층되고 나면, 통상의 포토리소그래피 공정을 이용하여 상기 게이트 전극(104)이 형성될 영역의 상기 도전층 상에 게이트 전극(104)의 패턴에 해당하는 식각 마스크용 감광막(도시하지 않음)의 패턴을 형성한다. 이후, 상기 감광막의 패턴 아래의 상기 도전층 및 게이트 절연막(103)을 남기고 나머지 영역의 상기 도전층 및 게이트 절연막(103)을 그 아래의 반도체 기판(101)의 액티브 영역이 노출될 때까지 식각한다. 이에 따라, 게이 트 전극(104) 및 게이트 절연막(103)의 패턴이 상기 액티브 영역의 일부분 상에 형성된다.Subsequently, a conductive layer for the
이와 같은 상태에서 기판(101) 전면에 LDD 영역을 형성하기 위한 저농도의 불순물 이온 주입 공정을 실시한다. 이 때의 불순물 이온은 제 2 도전형의 불순물 이온으로서 구체적으로, n형일 경우 인(P) 이온을, p형일 경우 붕소(B) 이온을 5∼50 KeV의 에너지와 1E14∼1E15 ions/cm2의 도즈량의 조건으로 반도체기판(101)의 노출된 액티브영역에 이온주입하여 저농도 불순물 이온 주입 영역을 형성한다. 상기 저농도 불순물 이온 주입 영역은 후속의 열처리 공정을 통해 LDD 영역을 형성한다.In this state, a low concentration impurity ion implantation process is performed to form the LDD region over the entire surface of the
상기 저농도 불순물 이온 주입 공정을 실시한 후에 도 1b에 도시한 바와 같이, 화학기상증착 공정 등을 이용하여 절연막을 증착한다. 상기 절연막의 재질로는 산화막(106) 또는 질화막 또는 산화막(106)과 질화막의 이중층이 사용될 수 있으며, 상기 절연막의 두께는 100∼500Å 정도가 바람직하다. 상기 절연막이 적층된 상태에서 이방성 식각 특성을 갖는 건식 식각 공정 예를 들어, 반응성 이온 식각(Reactive Ion Etching) 공정을 이용하여 상기 절연막을 식각시킨다. 이에 따라, 상기 게이트 전극(104) 측벽에만 절연막이 잔존하게 되어 스페이서(105)가 완성된다.After performing the low concentration impurity ion implantation process, as shown in FIG. 1B, an insulating film is deposited using a chemical vapor deposition process or the like. As the material of the insulating film, an oxide film 106 or a nitride film or a double layer of the oxide film 106 and the nitride film may be used, and the thickness of the insulating film is preferably about 100 to 500 kPa. The insulating layer is etched using a dry etching process having anisotropic etching characteristics in a state where the insulating layer is stacked, for example, a reactive ion etching process. As a result, the insulating film remains only on the sidewalls of the
그런 다음, 소스/드레인 영역을 형성하기 위한 고농도의 불순물 이온 주입 공정을 실시한다. 구체적으로 제 2 도전형인 n형 불순물 또는 p형 불순물 이온, 예를 들어 N형일 경우 인(P)을 P+ 등의 이온 형태로, P형일 경우 붕소(B)를 B+ 또는 BF+2 의 이온 형태로 기판(101) 전면에 주입하여 고농도 이온 주입 영역을 형성한다. 구체적으로, 상기 이온 주입은 2∼30KeV의 에너지와 1E15∼5E15 ions/cm2 의 조건으로 주입될 수 있다. Thereafter, a high concentration of impurity ion implantation processes are performed to form source / drain regions. Specifically, n-type impurities or p-type impurity ions of the second conductivity type, for example, phosphorus (P) in the form of ions in the form of P + in the case of N-type, boron (B) in the case of P-type in the form of B + or BF +2 It is implanted in front of the
이와 같은 상태에서, 도 1c에 도시한 바와 같이 상기 게이트 전극(104)을 포함한 기판(101) 전면 상에 열처리시 인장 응력(Tensile stress)을 갖는 산화막(106)을 500∼3000Å의 두께로 적층한다. 이 때, 상기 산화막(106)은 저압 화학기상증착(Low Pressure Chemical Vapor Deposition, LPCVD) 공정을 이용하여 적층하며 공정 온도는 300∼600℃ 정도가 바람직하다. 그리고, 상기 산화막(106)은 TEOS막 또는 TEOS 계열의 산화막(106)으로 형성할 수 있으며 그 이외에 FSG(Fluorine Silicate Glass)막, USG(Undoped Silicate Glass)막, SiH4, BPSG막(Boro Phosphorous Silicate Glass)막을 사용할 수 있다. 상기 인장 응력을 갖는 산화막(106)이 상기 게이트 전극(104)을 포함한 기판(101) 전면에 적층됨에 따라 상기 게이트 전극(104)에는 상기 산화막(106)의 인장 응력에 대응하여 압축 응력(Compressive stress)이 작용하게 된다. 상기 열처리시 인장 응력을 갖는 산화막(106)의 두께에 따른 인장 응력의 값은 도 2에 도시한 바와 같이 서로 비례한다.In this state, as illustrated in FIG. 1C, an oxide film 106 having a tensile stress during heat treatment is laminated on the entire surface of the
이어, 상기 기판(101)을 열처리하여 상기 저농도 이온 주입 및 고농도 이온 주입 공정으로 주입된 불순물 이온들을 활성화시킨다. 이 때의 열처리 조건은 급속 열처리 공정을 이용할 수 있으며, 세부적으로 질소(N2)와 같은 불활성 가스 분위기의 800∼1000℃ 하에서 10∼30초가 진행할 수 있다. Subsequently, the
한편, 상기 기판(101)의 열처리로 인해 불순물 이온 주입으로 인해 비정질화 된 게이트 전극(104) 표면이 재결정화(Recrystallization)된다. 이에 따라, 게이트 전극(104)은 팽창하게 되고 상측의 인장 응력을 갖는 산화막(106)에 의해 더욱 압축 응력을 받게 된다. 또한, 상기 게이트 전극(104)에 압축 응력이 작용하는 만큼 상기 게이트 전극(104)의 하부 즉, 기판(101)에는 상기 압축 응력에 대한 반발력으로 인장 응력이 인가된다.Meanwhile, the surface of the
게이트 전극(104)의 하부 즉, 채널 영역의 기판(101)이 인장 응력을 받게 됨에 따라 채널 영역은 이완되는 효과를 얻을 수 있게 된다. 제한된 영역 내에서 인장 응력을 받아 기판(101)의 물리적 구조가 이완되면 전자 또는 정공의 이동이 자유롭게 된다는 것을 의미한다. 즉, 상기 기판(101)에 인장 응력이 작용함에 따라 전자 또는 정공의 이동도 증가되고 결과적으로 트랜지스터의 구동 전류(Drive current, Idr)가 향상되는 효과를 얻을 수 있다. 도 3은 상기 열처리시 인장 응력을 갖는 산화막(106)의 두께에 따른 구동 전류의 값을 나타내고 있으며, 산화막(106)의 두께와 구동 전류의 값은 비례함을 알 수 있다.As the lower portion of the
이어, 도 1d에 도시한 바와 같이 상기 인장 응력을 갖는 산화막(106)을 습식 식각 등을 통하여 제거한 다음, 도 1e에 도시한 바와 같이 고융점 금속층을 상기 게이트 전극(104)을 포함한 기판(101) 전면 상에 스퍼터링 공정 등을 이용하여 적층한 다음 기판(101)의 열처리하여 상기 스페이서(105)를 제외한 부분 즉, 게이트 전극(104) 표면과 소스/드레인 영역의 반도체 기판(101) 표면 상에 실리콘과 금속 간의 실리사이드 반응을 유도한다. 상기 실리사이드 반응을 통해 상기 게이트 전극(104) 표면 및 상기 소스/드레인 영역 상의 반도체 기판(101) 표면에는 살리사이드층(107)(Salicide : Self Aligned Silicide)이 형성된다. 여기서, 상기 고융점 금속의 종류에 따라 상기 살리사이드층(107)은 MoSi2, PdSi2, PtSi2, TaSi
2 및 WSi2 와 같은 물질층으로 형성될 수 있다. Subsequently, as illustrated in FIG. 1D, the oxide film 106 having the tensile stress is removed through wet etching, and then the
본 발명에 따른 반도체 소자의 제조방법은 다음과 같은 효과가 있다.The method of manufacturing a semiconductor device according to the present invention has the following effects.
트랜지스터의 형성이 완료된 상태에서 게이트 전극을 포함한 기판 전면 상에 열처리시 인장 응력 특성을 갖는 산화막을 적층하여 하부의 게이트 전극에 압축 응력이 작용하도록 하고 상기 게이트 전극의 압축 응력에 대응하여 상기 게이트 전극 하부의 채널 영역의 기판에 인장 응력이 작용하도록 함으로써, 채널 영역의 기판 내에서 전자 또는 정공의 이동도를 향상시켜 궁극적으로 트랜지스터의 구동 전류를 증가시킬 수 있게 된다.When the formation of the transistor is completed, an oxide film having a tensile stress characteristic is deposited on the entire surface of the substrate including the gate electrode so that the compressive stress acts on the lower gate electrode and the lower portion of the gate electrode corresponds to the compressive stress of the gate electrode. By allowing the tensile stress to act on the substrate in the channel region of, the mobility of electrons or holes in the substrate of the channel region can be improved, and ultimately, the driving current of the transistor can be increased.
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