KR20050063064A - Method for forming element isolation layer of semiconductor device - Google Patents
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Abstract
본 발명은 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법을 개시한다. 개시된 본 발명은, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막 및 기판을 차례로 식각하여 트렌치를 형성하는 단계; 상기 트렌치 표면에 측벽산화막을 형성하는 단계; 상기 트렌치를 매립하도록 기판 결과물 상에 HDP 산화막을 형성하는 단계; 상기 트렌치 상부가 상대적으로 낮은 단차를 갖는 HDP 산화막 상에 실리콘 과도산화막을 형성하는 단계; 상기 HDP 산화막이 노출되도록 실리콘 과도산화막을 CMP하는 단계; 상기 실리콘 과도산화막과 HDP 산화막 간의 식각 선택비를 이용하여 트렌치 상단의 가장자리 영역이 상대적으로 두껍도록 실리콘 과도산화막과 HDP 산화막을 식각하는 단계; 및 상기 패드질화막과 패드산화막을 차례로 제거하는 단계를 포함한다.The present invention discloses a device isolation film formation method using a shallow trench isolation (STI) process. The present invention discloses a method of forming a pad oxide film and a pad nitride film on a silicon substrate; Etching the pad nitride film, the pad oxide film, and the substrate in order to form a trench; Forming a sidewall oxide film on the trench surface; Forming an HDP oxide film on a substrate resultant to fill the trench; Forming a silicon peroxide layer on the HDP oxide layer having a relatively low step portion on the trench; CMPing the silicon peroxide film to expose the HDP oxide film; Etching the silicon peroxide layer and the HDP oxide layer using a etch selectivity between the silicon peroxide layer and the HDP oxide layer so that the edge region of the trench is relatively thick; And sequentially removing the pad nitride film and the pad oxide film.
Description
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성에서의 모트 (Moat)를 개선할 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다. The present invention relates to a method of forming a device isolation film of a semiconductor device, and more particularly, to a method of forming a device isolation film of a semiconductor device capable of improving the moat in forming a device isolation film using a shallow trench isolation (STI) process. It is about.
반도체 기술의 진보와 더불어 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. With the progress of semiconductor technology, the speed and integration of semiconductor devices have been rapidly progressing. As a result, the demand for miniaturization of patterns and high precision of pattern dimensions is increasing.
이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. 이것은 고집적 소자로 갈수록 소자 영역의 폭이 감소되고 있는 추세에서 상대적으로 소자 영역의 폭을 증가시키기 위해서는 소자분리 영역의 폭을 감소시켜야만 하기 때문이다. This requirement applies not only to patterns formed in device regions, but also to device isolation films that occupy a relatively large area. This is because the width of the device region must decrease in order to increase the width of the device region in the trend that the width of the device region is decreasing toward the highly integrated device.
여기서, 기존의 소자분리막은 로커스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로커스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점이 있다. Here, a conventional device isolation film has been formed by a LOCOS process. As is well known, a bird's-beak having a beak shape is generated at an edge portion of the device isolation film by the locus process. Therefore, there is a disadvantage in that leakage current is generated while increasing the area of the device isolation layer.
따라서, 상기 로커스 공정에 의한 소자분리막의 형성방법을 대신해서 적은 폭을 가지면서 우수한 소자 분리 특성을 갖는 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막의 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.Accordingly, a method of forming a device isolation layer using a shallow trench isolation (STI) process having a small width and excellent device isolation characteristics instead of the method of forming a device isolation layer by the locus process has been proposed. The device isolation film is formed by applying an STI process.
이러한 STI 공정을 적용한 소자분리막 형성방법에 대해 도 1a 내지 도 1d를 참조하여 설명하면 다음과 같다. A method of forming a device isolation film applying the STI process will be described below with reference to FIGS. 1A to 1D.
도 1a 내지 도 1e는 종래의 STI 공정을 이용한 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다. 1A through 1E are cross-sectional views illustrating processes of forming a device isolation layer using a conventional STI process.
종래 기술에 따른 반도체 소자의 소자분리막 형성방법은, 도 1a에 도시된 바와 같이, 실리콘 기판(1) 상에 패드산화막(2)과 패드질화막(3) 및 소자분리 영역을 한정하는 감광막 패턴(4)을 차례로 형성한다. In the method of forming a device isolation film of a semiconductor device according to the related art, as illustrated in FIG. 1A, a photoresist pattern 4 defining a pad oxide film 2, a pad nitride film 3, and a device isolation region on a silicon substrate 1 is illustrated. ) In turn.
도 1b에 도시된 바와 같이, 상기 감광막 패턴(4)을 식각 마스크로 이용해서 노출된 패드질화막(3) 부분을 식각한 후 이어 그 아래의 패드산화막 부분(2)과 반도체 기판(1) 부분을 순차적으로 과도 식각하여 반도체 기판(1) 내에 트렌치(5)를 형성한다. As shown in FIG. 1B, the exposed portion of the pad nitride film 3 is etched using the photoresist pattern 4 as an etching mask, and then the pad oxide film portion 2 and the semiconductor substrate 1 portion beneath it are etched. Overetch sequentially to form the trench 5 in the semiconductor substrate 1.
도 1c에 도시된 바와 같이, 상기 트렌치 식각을 형성한 후에 트렌치(5) 표면에 산화막(6)을 형성한 후에 상기 트렌치 표면 및 패드질화막 상에 트렌치를 매립하도록 HDP 산화막(7)을 형성한다.As shown in FIG. 1C, after forming the trench etch, an oxide film 6 is formed on the surface of the trench 5, and then an HDP oxide film 7 is formed to fill the trench on the trench surface and the pad nitride film.
도 1d에 도시된 바와 같이, 상기 패드질화막(3)이 노출되도록 HDP 산화막(7)의 표면을 평탄화시키고, 상기 패드질화막(3)을 제거한 후 HDP 산화막(7)을 선택적으로 제거하여 소자분리막(7a)를 형성한다. As shown in FIG. 1D, the surface of the HDP oxide film 7 is planarized to expose the pad nitride film 3, the pad nitride film 3 is removed, and then the HDP oxide film 7 is selectively removed to remove the device isolation film ( 7a).
도 1e에 도시된 바와 같이, 소자분리막(7a) 상에 게이트 산화 공정을 진행한다.As shown in FIG. 1E, a gate oxidation process is performed on the device isolation layer 7a.
그러나, 도 1c에서와 같이, 실리콘 기판에 인접한 트렌치 영역의 가장자리 부분에 틈(A)이 형성되고, 이 틈에 형성되는 HDP 산화막은 상대적으로 다공성(Porous)의 특성을 가지고 있기 때문에 패드질화막 제거 이후 후속의 세정 공정에서 HF 용액에 의해 과다 침식이 일어나게 된다. However, as shown in FIG. 1C, a gap A is formed in the edge portion of the trench region adjacent to the silicon substrate, and since the HDP oxide film formed in the gap has a relatively porous characteristic, the pad nitride film is removed after the pad nitride film is removed. Subsequent cleaning processes result in excessive erosion by the HF solution.
결국, 도 1e에서와 같이, 소자분리막의 가장자리 영역에서 모트(B)가 발생하게 된다. 이 모트는 소자분리막 가장자리 영역에 기생 트랜지스터를 형성하기 때문에 전류와 전압 곡선의 험프(Hump)현상 및 트랜지스터의 폭이 감소함에 따라 문턱전압이 감소하여 발생하는 인버스 네로우 위쓰 이펙트(Inverse Narrow Width Effect : INWE) 현상 등의 문제점이 발생하게 되어 반도체 소자가 비정상적으로 동작하게 된다.As a result, as shown in FIG. 1E, the mort B is generated in the edge region of the device isolation layer. Since the mott forms parasitic transistors in the edge region of the device isolation layer, the inverse narrow width effect (Hump) of the current and voltage curves and the threshold voltage decreases as the width of the transistor decreases. INWE (phenomena) phenomenon, and the like, cause a semiconductor device to operate abnormally.
따라서, 본 발명은 상기와 같은 종래 문제점을 해결하기 위해 안출된 것으로서, 소자분리막과 액티브 영역 경계에서의 모트 발생을 억제할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다. Accordingly, an object of the present invention is to provide a method for forming a device isolation film of a semiconductor device capable of suppressing generation of a mott at the boundary between an device isolation film and an active region.
상기 목적을 달성하기 위한 본 발명은, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막 및 기판을 차례로 식각하여 트렌치를 형성하는 단계; 상기 트렌치 표면에 측벽산화막을 형성하는 단계; 상기 트렌치를 매립하도록 기판 결과물 상에 HDP 산화막을 형성하는 단계; 상기 트렌치 상부가 상대적으로 낮은 단차를 갖는 HDP 산화막 상에 실리콘 과도산화막을 형성하는 단계; 상기 HDP 산화막이 노출되도록 실리콘 과도산화막을 CMP하는 단계; 상기 실리콘 과도산화막과 HDP 산화막 간의 식각 선택비를 이용하여 트렌치 상단의 가장자리 영역이 상대적으로 두껍도록 실리콘 과도산화막과 HDP 산화막을 식각하는 단계; 및 상기 패드질화막과 패드산화막을 차례로 제거하는 단계를 포함한다. The present invention for achieving the above object, the step of sequentially forming a pad oxide film and a pad nitride film on a silicon substrate; Etching the pad nitride film, the pad oxide film, and the substrate in order to form a trench; Forming a sidewall oxide film on the trench surface; Forming an HDP oxide film on a substrate resultant to fill the trench; Forming a silicon peroxide layer on the HDP oxide layer having a relatively low step portion on the trench; CMPing the silicon peroxide film to expose the HDP oxide film; Etching the silicon peroxide layer and the HDP oxide layer using a etch selectivity between the silicon peroxide layer and the HDP oxide layer so that the edge region of the trench is relatively thick; And sequentially removing the pad nitride film and the pad oxide film.
상기 실리콘 과도산화막을 형성하는 단계는 SiH4:O2=1:1∼1:2의 비율로 혼합한 가스를 이용하여 수행한다.The step of forming the silicon peroxide film is performed using a gas mixed in a ratio of SiH 4: O 2 = 1: 1 to 1: 2.
상기 실리콘 과도산화막은 300∼1000Å의 두께로 형성한다.The silicon peroxide film is formed to a thickness of 300 to 1000 GPa.
상기 실리콘 과도산화막을 CMP하는 단계는 1∼3psi의 압력과 60rpm 이상의 조건에서 수행한다.CMP the silicon peroxide film is carried out at a pressure of 1 ~ 3psi and 60rpm or more.
상기 실리콘 과도산화막과 HDP 산화막을 식각하는 단계는 17∼18sccm의 CxFy(x, y는 정수) 가스와, 7∼8sccm의 O2 가스와, 14∼15sccm의 N2 가스와, 400∼450sccm의 Ar 가스를 주입하여 혼합 가스로 수행한다.The etching of the silicon superoxide film and the HDP oxide film may include 17 to 18 sccm CxFy (x, y is an integer) gas, 7 to 8 sccm O2 gas, 14 to 15 sccm N2 gas, and 400 to 450 sccm Ar gas. Injection is carried out with mixed gas.
(실시예)(Example)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.2A to 2F are cross-sectional views of processes for describing a method of forming a device isolation film according to an embodiment of the present invention.
도 2a에 도시된 바와 같이, 실리콘 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 차례로 형성한 후에 패드질화막(23) 상에 트렌치 영역을 한정하는 감광막 패턴(24)을 형성한다.As shown in FIG. 2A, after the pad oxide film 22 and the pad nitride film 23 are sequentially formed on the silicon substrate 21, a photoresist pattern 24 defining a trench region is formed on the pad nitride film 23. do.
도 2b에 도시된 바와 같이, 상기 감광막 패턴(24)을 식각 마스크로 이용하여 패드질화막(24)과 패드산화막(23) 및 기판(21)을 차례로 식각하여 트렌치(25)를 형성한다. 그 다음, 상기 트렌치(25) 표면에 산화 공정을 진행하여 측벽산화막(26)을 형성한다. As illustrated in FIG. 2B, the trench 25 is formed by sequentially etching the pad nitride layer 24, the pad oxide layer 23, and the substrate 21 using the photoresist pattern 24 as an etching mask. Next, an oxidation process is performed on the trench 25 to form a sidewall oxide layer 26.
도 2c에 도시된 바와 같이, 상기 트렌치를 매립하도록 기판 결과물 상에 CVD(Chemical Vapor Deposition) 방식에 따라 HDP 산화막(27)을 형성한다. 이어서, 상기 HDP 산화막(27) 상에 실리콘 과도산화막(28)을 형성한다. As shown in FIG. 2C, the HDP oxide layer 27 is formed on the substrate resultant by CVD (Chemical Vapor Deposition) to fill the trench. Subsequently, a silicon overoxide film 28 is formed on the HDP oxide film 27.
여기에서, 실리콘 과도산화막(28)을 형성하기 위해 SiH4:O2=1:1∼1:2의 비율로 혼합한 가스를 사용하며, 실리콘 과도산화막(28)을 300∼1000Å의 두께로 형성한다. 이때, HDP 산화막(27)은 트렌치 상부가 상대적으로 낮은 단차를 갖지며, 액티브 영역의 HDP 산화막을 트렌치 상부보다 500∼1000Å 정도 높게 형성한다.Here, in order to form the silicon peroxide film 28, a gas mixed in a ratio of SiH4: O2 = 1: 1 to 1: 2 is used, and the silicon peroxide film 28 is formed to a thickness of 300 to 1000 kPa. At this time, the upper portion of the trench of the HDP oxide layer 27 has a relatively low level, and the HDP oxide layer of the active region is formed to be 500 to 1000 Å higher than the upper portion of the trench.
도 2d에 도시된 바와 같이, 상기 HDP 산화막(27)이 노출되도록 실리콘 과도산화막(28)을 CMP한다. 여기에서, 실리콘 산화막을 CMP하기 위해 1∼3psi의 압력과 60 rpm(Revolution Per Minute) 이상의 조건에서 수행한다.As shown in FIG. 2D, the silicon overoxide film 28 is CMP such that the HDP oxide film 27 is exposed. Here, the silicon oxide film is carried out under a pressure of 1 to 3 psi and 60 rpm (Revolution Per Minute) or more to CMP the silicon oxide film.
그 다음, 상기 실리콘 과도산화막(28)과 HDP 산화막 간의 식각 선택비를 이용하여 트렌치 상단의 가장자리 영역이 상대적으로 두껍도록 실리콘 과도산화막(28)과 HDP 산화막(27)을 식각한다. 여기에서, 실리콘 과도산화막과 HDP 산화막을 식각하기 위해 17∼18sccm의 CxFy(x, y는 정수) 가스와, 7∼8sccm의 O2 가스와, 14∼15sccm의 N2 가스와, 400∼450sccm의 Ar 가스를 주입하여 혼합 가스를 사용한다. 이때, 실리콘 과도산화막과 HDP 산화막을 식각할 때에 액티브 영역의 실리콘 과도산화막은 500Å 이하의 두께를 갖도록 식각한다.Next, the silicon peroxide layer 28 and the HDP oxide layer 27 are etched using the etching selectivity between the silicon peroxide layer 28 and the HDP oxide layer so that the edge region of the upper portion of the trench is relatively thick. Here, in order to etch the silicon peroxide film and the HDP oxide film, 17 to 18 sccm CxFy (x, y is an integer) gas, 7 to 8 sccm O2 gas, 14 to 15 sccm N2 gas, and 400 to 450 sccm Ar gas Inject the mixed gas to use. At this time, when the silicon peroxide film and the HDP oxide film are etched, the silicon peroxide film in the active region is etched to have a thickness of 500 kPa or less.
도 2e에 도시된 바와 같이, 상기 패드질화막(23)이 노출되도록 실리콘 과도산화막(28)과 HDP 산화막(27)을 식각한 후에 H3PO4 용액을 이용한 습식 식각을 통해 패드질화막(23)을 제거한다. As illustrated in FIG. 2E, after the silicon peroxide layer 28 and the HDP oxide layer 27 are etched to expose the pad nitride layer 23, the pad nitride layer 23 is removed by wet etching using an H 3 PO 4 solution.
도 2f에 도시된 바와 같이, 상기 기판 결과물 상에 남아있는 잔여물을 제거하기 위해 세정 공정을 실시하여 기판 상에 소자분리막(27a)을 형성한다.As shown in FIG. 2F, a cleaning process is performed to remove residues remaining on the substrate resultant, thereby forming an isolation layer 27a on the substrate.
상기와 같이, 본 발명은 트렌치를 매립하도록 기판 결과물 상에 HDP 산화막을 형성한 후에 HDP 산화막 상에 실리콘 과도산화막을 형성함으로써 후속의 식각 및 세정 공정에서 트렌치 가장자리 영역(C)의 산화막 부분이 과도하게 식각되더라도 액티브 영역에서의 모트 발생을 방지할 수 있다.As described above, the present invention forms the silicon peroxide on the HDP oxide after forming the HDP oxide on the substrate resultant to fill the trench, so that the oxide portion of the trench edge region C is excessively formed in the subsequent etching and cleaning process. Even when etched, it is possible to prevent the generation of the mort in the active area.
이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.In the above, the present invention has been described with reference to some examples, but the present invention is not limited thereto, and a person of ordinary skill in the art may make many modifications and variations without departing from the spirit of the present invention. I will understand.
이상에서와 같이, 본 발명에 의하면, 본 발명은 트렌치를 매립하도록 기판 결과물 상에 HDP 산화막을 형성한 후에 HDP 산화막 상에 실리콘 과도산화막을 형성함으로써 소자분리막의 가장자리 영역에서 모트가 발생하는 것을 방지할 수 있다.As described above, according to the present invention, the present invention can prevent the occurrence of motes in the edge region of the device isolation film by forming a silicon peroxide film on the HDP oxide film after forming the HDP oxide film on the substrate resultant to fill the trench. Can be.
또한, HDP 산화막 상에 실리콘 과도산화막을 형성함으로 인해 CMP 공정을 위해 사용하는 리버스 마스크(Reverse Mask) 및 에치백(Etch Back) 공정을 생략할 수 있어 공정의 단순화를 얻을 수 있다.In addition, since the silicon peroxide film is formed on the HDP oxide film, a reverse mask and an etch back process used for the CMP process may be omitted, thereby simplifying the process.
도 1a 내지 도 1e는 종래의 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법을 설명하기 위한 공정별 단면도. 1A through 1E are cross-sectional views illustrating processes of forming a device isolation film using a conventional shallow trench isolation (STI) process.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도.2A to 2F are cross-sectional views of processes for describing a method of forming a device isolation film according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
21 : 실리콘 기판 22 : 패드산화막21 silicon substrate 22 pad oxide film
23 : 패드질화막 24 : 감광막 패턴23: pad nitride film 24: photosensitive film pattern
25 : 트렌치 26 : 측벽산화막25 trench 26 sidewall oxide film
27 : HDP 산화막 27a : 소자분리막27: HDP oxide film 27a: device isolation film
28 : 실리콘 과도산화막28 silicon peroxide film
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030094117A KR20050063064A (en) | 2003-12-19 | 2003-12-19 | Method for forming element isolation layer of semiconductor device |
Applications Claiming Priority (1)
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| KR1020030094117A KR20050063064A (en) | 2003-12-19 | 2003-12-19 | Method for forming element isolation layer of semiconductor device |
Publications (1)
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ID=37254951
Family Applications (1)
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| KR1020030094117A KR20050063064A (en) | 2003-12-19 | 2003-12-19 | Method for forming element isolation layer of semiconductor device |
Country Status (1)
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2003
- 2003-12-19 KR KR1020030094117A patent/KR20050063064A/en not_active Application Discontinuation
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