KR20050073690A - Method for forming element isolation layer of semiconductor device - Google Patents
Method for forming element isolation layer of semiconductor device Download PDFInfo
- Publication number
- KR20050073690A KR20050073690A KR1020040001531A KR20040001531A KR20050073690A KR 20050073690 A KR20050073690 A KR 20050073690A KR 1020040001531 A KR1020040001531 A KR 1020040001531A KR 20040001531 A KR20040001531 A KR 20040001531A KR 20050073690 A KR20050073690 A KR 20050073690A
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- oxide film
- pad
- film
- pad nitride
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
본 발명은 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법을 개시한다. 개시된 본 발명은, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막을 동시에 식각하여 트렌치를 형성하는 단계; 상기 트렌치 표면에 라운딩 산화 공정을 통해 측벽산화막을 형성하는 단계; 상기 트렌치 가장자리 영역에 실리콘 댕글링 본드에 의한 결함 발생을 억제하기 위해 기판 결과물에 대해 인-시튜로 수소 어닐링을 진행하는 단계; 상기 트렌치를 매립하도록 기판 결과물 상에 HDP 산화막을 증착하는 단계; 상기 증착된 HDP 산화막의 매립 특성을 향상시키기 위해 열처리하는 단계; 상기 패드질화막이 노출되도록 HDP 산화막 표면을 CMP하는 단계; 및 상기 패드질화막 및 패드산화막을 제거하는 단계를 포함하는 것을 특징으로 한다. The present invention discloses a device isolation film formation method using a shallow trench isolation (STI) process. The present invention discloses a method of forming a pad oxide film and a pad nitride film on a silicon substrate; Simultaneously etching the pad nitride film and the pad oxide film to form a trench; Forming a sidewall oxide layer on the trench surface through a rounding oxidation process; Conducting hydrogen annealing in-situ on the substrate output to suppress defects caused by silicon dangling bonds in the trench edge regions; Depositing an HDP oxide film on a substrate resultant to fill said trench; Heat treatment to improve the buried characteristics of the deposited HDP oxide film; CMPing the surface of the HDP oxide layer to expose the pad nitride layer; And removing the pad nitride film and the pad oxide film.
Description
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성에서의 모트 (Moat)를 개선할 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다. The present invention relates to a method of forming a device isolation film of a semiconductor device, and more particularly, to a method of forming a device isolation film of a semiconductor device capable of improving the moat in forming a device isolation film using a shallow trench isolation (STI) process. It is about.
반도체 기술의 진보와 더불어 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. With the progress of semiconductor technology, the speed and integration of semiconductor devices have been rapidly progressing. As a result, the demand for miniaturization of patterns and high precision of pattern dimensions is increasing.
이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. 이것은 고집적 소자로 갈수록 소자 영역의 폭이 감소되고 있는 추세에서 상대적으로 소자 영역의 폭을 증가시키기 위해서는 소자분리 영역의 폭을 감소시켜야만 하기 때문이다. This requirement applies not only to patterns formed in device regions, but also to device isolation films that occupy a relatively large area. This is because the width of the device region must decrease in order to increase the width of the device region in the trend that the width of the device region is decreasing toward the highly integrated device.
최근, 적은 폭을 가지면서 우수한 소자 분리 특성을 갖는 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막의 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다. Recently, a method of forming a device isolation film using a shallow trench isolation (STI) process having a small width and excellent device isolation characteristics has been proposed, and most semiconductor devices currently use an STI process to form a device isolation film.
이러한 STI 공정을 적용한 소자분리막 형성방법에 대해 도 1a 내지 도 1d를 참조하여 설명하면 다음과 같다. A method of forming a device isolation film applying the STI process will be described below with reference to FIGS. 1A to 1D.
도 1a 내지 도 1e는 종래의 STI 공정을 이용한 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.1A through 1E are cross-sectional views illustrating processes of forming a device isolation layer using a conventional STI process.
종래 기술에 따른 반도체 소자의 소자분리막 형성방법은, 도 1a에 도시된 바와 같이, 실리콘 기판(1) 상에 패드산화막(2)과 패드질화막(3) 및 소자분리 영역을 한정하는 감광막 패턴(4)을 차례로 형성한다. In the method of forming a device isolation film of a semiconductor device according to the related art, as illustrated in FIG. 1A, a photoresist pattern 4 defining a pad oxide film 2, a pad nitride film 3, and a device isolation region on a silicon substrate 1 is illustrated. ) In turn.
도 1b에 도시된 바와 같이, 상기 감광막 패턴(4)을 식각 마스크로 이용해서 노출된 패드질화막(3) 부분을 식각한 후 이어 그 아래의 패드산화막 부분(2)과 반도체 기판(1) 부분을 순차적으로 과도 식각하여 반도체 기판(1) 내에 트렌치(5)를 형성한다. As shown in FIG. 1B, the exposed portion of the pad nitride film 3 is etched using the photoresist pattern 4 as an etching mask, and then the pad oxide film portion 2 and the semiconductor substrate 1 portion beneath it are etched. Overetch sequentially to form the trench 5 in the semiconductor substrate 1.
도 1c에 도시된 바와 같이, 상기 트렌치 식각을 형성한 후에 트렌치(5) 표면에 산화막(6)을 형성한다.As shown in FIG. 1C, after forming the trench etch, an oxide film 6 is formed on the surface of the trench 5.
도 1d에 도시된 바와 같이, 상기 트렌치 표면 및 패드질화막 상에 트렌치를 매립하도록 HDP 산화막(7)을 형성한다.As shown in Fig. 1D, an HDP oxide film 7 is formed to fill the trench on the trench surface and the pad nitride film.
도 1e에 도시된 바와 같이, 상기 패드질화막(3)이 노출되도록 HDP 산화막(7)의 표면을 평탄화시킨 후에 상기 패드질화막(3)을 제거하여 소자분리막(7a)를 형성한다.As shown in FIG. 1E, the surface of the HDP oxide film 7 is planarized to expose the pad nitride film 3, and then the pad nitride film 3 is removed to form the device isolation film 7a.
그러나, 도 1c에서와 같이, 실리콘 기판에 인접한 트렌치 영역의 가장자리 부분(A)이 샤프한 프로파일을 개선하기 위해 2회에 걸쳐 예비 세정과 습식 산화 공정을 진행하게 되는데, 이때 예비 세정에 의한 실리콘 손실이 발생하게 된다. 이로 인해 후속의 산화 공정에 의해 실리콘 기판에 인접한 트렌치 영역의 가장자리 부분에 슬로프(Slope)가 발생한다.However, as shown in FIG. 1C, the edge portion A of the trench region adjacent to the silicon substrate is subjected to two preliminary cleaning and wet oxidation processes to improve the sharp profile, whereby the silicon loss due to the preliminary cleaning is Will occur. This causes a slope in the edge portion of the trench region adjacent to the silicon substrate by a subsequent oxidation process.
결국, 도 1e에서와 같이, 게이트 산화 공정을 진행하게 되면, 소자분리막의 가장자리 영역에서 모트(B)가 발생하게 된다. 이 모트는 소자분리막 가장자리 영역에 기생 트랜지스터를 형성하기 때문에 전류와 전압 곡선의 험프(Hump)현상 및 트랜지스터의 폭이 감소함에 따라 문턱전압이 감소하여 발생하는 인버스 네로우 위쓰 이펙트(Inverse Narrow Width Effect : INWE) 현상 등의 문제점이 발생하게 되어 반도체 소자가 비정상적으로 동작하게 된다.As a result, as shown in FIG. 1E, when the gate oxidation process is performed, the mort B is generated in the edge region of the device isolation layer. Since the mott forms parasitic transistors in the edge region of the device isolation layer, the inverse narrow width effect (Hump) of the current and voltage curves and the threshold voltage decreases as the width of the transistor decreases. INWE (phenomena) phenomenon, and the like, cause a semiconductor device to operate abnormally.
따라서, 본 발명은 상기와 같은 종래 문제점을 해결하기 위해 안출된 것으로서, 소자분리막과 액티브 영역 경계에서의 모트 발생을 억제할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다. Accordingly, an object of the present invention is to provide a method for forming a device isolation film of a semiconductor device capable of suppressing generation of a mott at the boundary between an device isolation film and an active region.
상기 목적을 달성하기 위한 본 발명은, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막을 동시에 식각하여 트렌치를 형성하는 단계; 상기 트렌치 표면에 라운딩 산화 공정을 통해 측벽산화막을 형성하는 단계; 상기 트렌치 가장자리 영역에 실리콘 댕글링 본드에 의한 결함 발생을 억제하기 위해 기판 결과물에 대해 인-시튜로 수소 어닐링을 진행하는 단계; 상기 트렌치를 매립하도록 기판 결과물 상에 HDP 산화막을 증착하는 단계; 상기 증착된 HDP 산화막의 매립 특성을 향상시키기 위해 열처리하는 단계; 상기 패드질화막이 노출되도록 HDP 산화막 표면을 CMP하는 단계; 및 상기 패드질화막 및 패드산화막을 제거하는 단계를 포함하는 것을 특징으로 한다.The present invention for achieving the above object, the step of sequentially forming a pad oxide film and a pad nitride film on a silicon substrate; Simultaneously etching the pad nitride film and the pad oxide film to form a trench; Forming a sidewall oxide layer on the trench surface through a rounding oxidation process; Conducting hydrogen annealing in-situ on the substrate output to suppress defects caused by silicon dangling bonds in the trench edge regions; Depositing an HDP oxide film on a substrate resultant to fill said trench; Heat treatment to improve the buried characteristics of the deposited HDP oxide film; CMPing the surface of the HDP oxide layer to expose the pad nitride layer; And removing the pad nitride film and the pad oxide film.
여기에서, 상기 라운딩 산화 공정은 온도는 1000∼1100℃이고, 산소 분위기에서 수행하는 것을 특징으로 한다.Here, the rounding oxidation process is characterized in that the temperature is 1000 to 1100 ℃, carried out in an oxygen atmosphere.
상기 어닐링 공정은 1100∼1200℃의 온도에서 30분 동안 수행하는 것을 특징으로 한다.The annealing process is characterized in that carried out for 30 minutes at a temperature of 1100 ~ 1200 ℃.
상기 열처리는 퍼니스 어닐링 공정이며, 상기 퍼니스 어닐링 공정은 900∼1000℃의 온도에서 30분 동안 수행하는 것을 특징으로 한다. The heat treatment is a furnace annealing process, the furnace annealing process is characterized in that carried out for 30 minutes at a temperature of 900 ~ 1000 ℃.
(실시예)(Example)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.2A to 2E are cross-sectional views of processes for describing a method of forming a device isolation film according to an embodiment of the present invention.
도 2a에 도시된 바와 같이, 실리콘 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 차례로 형성한 후에 패드질화막(23) 상에 트렌치 영역을 한정하는 감광막 패턴(24)을 형성한다.As shown in FIG. 2A, after the pad oxide film 22 and the pad nitride film 23 are sequentially formed on the silicon substrate 21, a photoresist pattern 24 defining a trench region is formed on the pad nitride film 23. do.
도 2b에 도시된 바와 같이, 상기 감광막 패턴(24)을 식각 마스크로 이용하여 동시에 패드질화막(23)과 패드산화막(22) 및 기판(21)을 식각하여 트렌치(25)를 형성한다.As illustrated in FIG. 2B, the trench 25 is formed by simultaneously etching the pad nitride layer 23, the pad oxide layer 22, and the substrate 21 using the photoresist pattern 24 as an etching mask.
도 2c에 도시된 바와 같이, 상기 트렌치(25) 표면에 라운딩 산화 공정을 진행하여 측벽산화막(26)을 형성한다. 이때, 라운딩 산화 공정은 온도는 1000∼1100℃이고, O2 분위기에서 과도 산화 공정을 진행한다. As shown in FIG. 2C, a rounding oxidation process is performed on the trench 25 to form a sidewall oxide layer 26. At this time, in the round oxidation process, the temperature is 1000 to 1100 ° C. and the excessive oxidation process is performed in an O 2 atmosphere.
그 다음, 상기 실리콘 기판(21)에 인접한 트렌치 가장자리 영역(C)이 실리콘 댕글링 본드(Dangling Bond)에 의한 결함 발생을 억제하기 위해 인-시튜(In-Situ)로 수소 분위기에서 어닐링을 진행한다. 여기에서, 어닐링 공정은 1100∼1200℃의 온도에서 30분 동안 진행한다.Next, the trench edge region C adjacent to the silicon substrate 21 is annealed in a hydrogen atmosphere in-situ in order to suppress defects caused by silicon dangling bonds. . Here, the annealing process is carried out for 30 minutes at a temperature of 1100 ~ 1200 ℃.
도 2d에 도시된 바와 같이, 상기 트렌치를 매립하도록 기판 결과물 상에 CVD(Chemical Vapor Deposition) 방식에 따라 HDP 산화막(27)을 증착한다. 이때, HDP 산화막은(27)은 6000Å의 두께로 형성한다.As shown in FIG. 2D, the HDP oxide layer 27 is deposited on the substrate resultant by CVD (Chemical Vapor Deposition) to fill the trench. At this time, the HDP oxide film 27 is formed to a thickness of 6000 kPa.
이어서, 상기 HDP 산화막의 매립 특성을 향상시키기 위해 기판 결과물에 대해 퍼니스 어닐링(Furnace Annealing)을 진행한다. 이때, 퍼니스 어닐링 공정은 900∼1000℃의 온도에서 30분 동안 진행한다.Subsequently, furnace annealing is performed on the substrate resultant to improve the embedding characteristics of the HDP oxide film. At this time, the furnace annealing process is performed for 30 minutes at a temperature of 900 ~ 1000 ℃.
도 2e에 도시된 바와 같이, 상기 패드질화막(23)이 노출되도록 HDP 산화막(27) 표면을 CMP한 후에 H3PO4 용액을 이용한 습식 식각을 통해 패드질화막(23)을 제거한다. 그 다음, 상기 패드산화막(22)을 제거한 후에 기판 결과물 상에 남아있는 잔여물을 제거하기 위해 세정 공정을 실시하여 기판 상에 소자분리막(27a)을 형성한다.As shown in FIG. 2E, after the CMP surface of the HDP oxide layer 27 is exposed to expose the pad nitride layer 23, the pad nitride layer 23 is removed by wet etching using an H 3 PO 4 solution. Next, after the pad oxide film 22 is removed, a cleaning process is performed to remove residues remaining on the substrate resultant, thereby forming the device isolation layer 27a on the substrate.
도 3은 반도체 소자의 GOI 특성을 나타낸 도면으로서, 종래 기술에 의한 반도체 소자의 GOI 특성(E)과 본 발명에 따른 반도체 소자의 GOI 특성(F)을 보여주고 있다. 도 3에 도시된 바와 같이, 트렌치 표면에 과도 산화 공정을 진행하여 측벽산화막을 형성한 후에 인-시튜로 수소 어닐링을 진행함으로써 실리콘 기판에 인접한 트렌치 가장자리 영역에 발생하는 결함을 억제하여 반도체 소자의 GOI 특성을 향상시킬 수 있다.3 illustrates the GOI characteristic of a semiconductor device, and shows the GOI characteristic (E) of the semiconductor device according to the related art and the GOI characteristic (F) of the semiconductor device according to the present invention. As shown in FIG. 3, after the excessive oxidation process is formed on the trench surface to form a sidewall oxide film, hydrogen annealing is performed in-situ to suppress defects occurring in the trench edge region adjacent to the silicon substrate, thereby reducing the GOI of the semiconductor device. Properties can be improved.
상기와 같이, 본 발명은 실리콘 기판에 인접한 트렌치 가장자리 영역에 과도 산화 공정을 진행한 후에 인-슈트 공정을 진행함으로써 도 2e에서와 같이, 실리콘 기판에 인접한 트렌치 가장자리 영역(D)에 실리콘 댕글링 본드에 의한 결함 발생을 억제할 수 있으며. 이로 인해 반도체 소자의 누설 전류가 감소되고, 소자의 GOI(Gate Oxide Integrity) 특성이 향상됨으써 신뢰성이 높은 반도체 소자를 제조할 수 있다.As described above, the present invention proceeds with the in-shoot process after the excessive oxidation process in the trench edge region adjacent to the silicon substrate, the silicon dangling bond in the trench edge region D adjacent to the silicon substrate, as shown in Figure 2e. The occurrence of defects can be suppressed. This reduces the leakage current of the semiconductor device and improves the gate oxide integrity (GOI) characteristics of the device, thereby making it possible to manufacture highly reliable semiconductor devices.
이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.In the above, the present invention has been described with reference to some examples, but the present invention is not limited thereto, and a person of ordinary skill in the art may make many modifications and variations without departing from the spirit of the present invention. I will understand.
이상에서와 같이, 본 발명은 실리콘 기판에 인접한 트렌치 가장자리 영역에 과도 산화 공정을 진행한 후에 인-시튜로 수소 어닐링을 진행함으로써 실리콘 기판에 인접한 트렌치 가장자리 영역에 실리콘 댕글링 본드에 의한 결함 발생을 억제할 수 있다.As described above, the present invention suppresses the occurrence of defects caused by silicon dangling bonds in the trench edge region adjacent to the silicon substrate by performing hydrogen annealing in-situ after performing the oxidation process in the trench edge region adjacent to the silicon substrate. can do.
아울러, 트렌치 가장자리 영역에서 발생하는 누설 전류가 감소되고, 소자의 GOI(Gate Oxide Integrity) 특성이 향상되어 신뢰성이 높은 반도체 소자를 제조할 수 있다.In addition, the leakage current generated in the trench edge region is reduced, and the GOI (Gate Oxide Integrity) characteristics of the device are improved, thereby making it possible to manufacture highly reliable semiconductor devices.
도 1a 내지 도 1e는 종래의 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법을 설명하기 위한 공정별 단면도. 1A through 1E are cross-sectional views illustrating processes of forming a device isolation film using a conventional shallow trench isolation (STI) process.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도.2A to 2E are cross-sectional views of processes for describing a method of forming a device isolation film according to an embodiment of the present invention.
도 3은 반도체 소자의 GOI 특성을 나타낸 도면.3 shows GOI characteristics of a semiconductor device.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
21 : 실리콘 기판 22 : 패드산화막21 silicon substrate 22 pad oxide film
23 : 패드질화막 24 : 감광막 패턴23: pad nitride film 24: photosensitive film pattern
25 : 트렌치 26 : 측벽산화막25 trench 26 sidewall oxide film
27 : HDP 산화막 27a : 소자분리막27: HDP oxide film 27a: device isolation film
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040001531A KR20050073690A (en) | 2004-01-09 | 2004-01-09 | Method for forming element isolation layer of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040001531A KR20050073690A (en) | 2004-01-09 | 2004-01-09 | Method for forming element isolation layer of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050073690A true KR20050073690A (en) | 2005-07-18 |
Family
ID=37262604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040001531A KR20050073690A (en) | 2004-01-09 | 2004-01-09 | Method for forming element isolation layer of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050073690A (en) |
-
2004
- 2004-01-09 KR KR1020040001531A patent/KR20050073690A/en not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100275730B1 (en) | Trench isolating method | |
| JP4825402B2 (en) | Manufacturing method of semiconductor device | |
| US7611950B2 (en) | Method for forming shallow trench isolation in semiconductor device | |
| US20030209760A1 (en) | Semiconductor integrated circuit and method of fabricating the same | |
| US20020187616A1 (en) | Method of eliminating leakage current in shallow trench isolation | |
| KR100839894B1 (en) | Semiconductor device and fabrication method therefor | |
| KR20070002945A (en) | Method for forming trench type isolation layer in semiconductor device | |
| KR20050073690A (en) | Method for forming element isolation layer of semiconductor device | |
| KR20060101947A (en) | Method for forming semiconductor device | |
| KR100481987B1 (en) | (Method for fabricating MOS capacitor of semiconductor device | |
| KR100486111B1 (en) | Method for forming the Isolation Layer of Semiconductor Device | |
| KR100734088B1 (en) | Method of manufacturing transistor | |
| KR100561974B1 (en) | A Manufacturing Method of Semiconductor Element | |
| US20120299157A1 (en) | Semiconductor process and fabricated structure thereof | |
| KR100876874B1 (en) | Device Separating Method of Semiconductor Device | |
| KR20030001941A (en) | Method For Manufacturing Semiconductor Devices | |
| JP2002100670A (en) | Semiconductor device and its manufacturing method | |
| KR20010014793A (en) | Method of manufacturing a semiconductor device | |
| KR100507380B1 (en) | Method of forming an isolation layer in a semiconductor device | |
| KR100431087B1 (en) | Method for manufacturing semiconductor device | |
| KR100984854B1 (en) | Method for forming element isolation layer of semiconductor device | |
| KR20060113214A (en) | Method for forming isolation layer in semiconductor device | |
| KR20050064218A (en) | Method for forming element isolation layer of semiconductor device | |
| KR20060063304A (en) | Method for forming sti type device isolation film of semiconductor device | |
| KR20060000481A (en) | Method for forming isolation layer of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| WITN | Withdrawal due to no request for examination |