KR20050059626A - 리던던시 셀을 포함한 반도체 소자 및 그 제조방법 - Google Patents

Abstract

퓨즈용 도전층 상의 층간절연막의 두께를 적절하게 조절할 수 있고 층간절연막간의 계면을 보호할 수 있는 리던던시 셀을 포함한 반도체 소자 및 그 제조방법을 개시한다. 개시된 본 발명은 퓨즈용 도전층 상부에 소정 깊이 리세스된 적어도 1층 이상의 층간절연막의 내부 및 상부면에 도전라인이 형성된다. 리세스된 다층의 층간절연막 및 도전라인의 측면을 덮는 식각정지막/보호막의 적층막을 포함한다.

Description

리던던시 셀을 포함한 반도체 소자 및 그 제조방법{Semiconductor device including redundancy cell and fabrication method thereof}

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 리던던시 셀을 포함한 반도체 소자 및 그 제조방법에 관한 것이다.

반도체 소자의 제조공정에 있어서 항상 결함이 발생할 수 있으므로, 모든 단위셀이 정상적으로 동작하는 것은 현실적으로 불가능하다. 이러한 문제를 해결하기 위한 방법으로, 메인 셀에 불량이 발생하였을 때 메인 셀의 주변에 위치하는 리던던시 셀(redundancy cell)을 이용한다. 즉, 불량인 메모리 셀이 있을 경우 이에 연결된 퓨즈는 오픈(open)시키고 퓨즈가 오픈에 의해 리던던시 셀을 구동시켜서 불량인 메모리 셀을 리던던시 셀로 대체한다. 따라서, 집적회로를 구성하는 단위 셀에 불량이 발생하더라도 리던던시 셀에 의해 집적회로는 정상적으로 동작하게 된다.

도 1 내지 도 3은 종래에 리던던시 셀을 포함한 반도체 소자 및 그 제조방법을 설명하기 위한 단면도들이다.

도 1에 의하면, 도전영역(12)을 포함하는 반도체 기판(10) 상에는 퓨즈용 도전층(16)을 내재하며 적어도 1층 이상인 층간절연막(14, 20)이 놓여진다. 층간절연막(14, 20)은 도전영역(12)에 콘택되도록 내부 및 상부에 목수개의 도전라인(18, 22)을 포함한다. 최상층의 도전라인(22) 및 층간절연막(20) 상에는 보호막(28)이 증착된다. 보호막(28)은 외부의 충격이나 수분의 흡수 등을 방지하는 것으로 BPSG나 질화막, 산화막 또는 그 적층막으로 이루어진다. 도시된 보호막(28)은 산화막(24)과 질화막(26)의 적층을 나타낸 것이다.

도 2 및 도 3에 의하면, 최상층의 도전라인(22)을 노출시키고 퓨즈용 도전층(16) 상의 층간절연막(14)에 리세스 영역(32)을 형성시키기 위한 포토레지스트 패턴(30)을 형성한다. 그후, 포토레즈스트 패턴(30)을 식각마스크로 하여 보호막(28) 및 층간절연막(14, 20)을 제거한다. 그 결과, 도전라인(22)이 노출되고 층간절연막(14, 20)이 식각되어 퓨징을 용이하게 하기 위한 퓨즈창(34)이 형성된다.

그런데 층간절연막(14, 20)의 두께가 큰 경우, 예를 들어 층간절연막(14, 20)의 층의 수가 많아지면 퓨즈창(34)을 형성하기 위하여 식각하여야 하는 양도 많아진다. 이에 따라 퓨즈용 도전층(16) 상의 층간절연막(14)의 두께를 적절하게 관리하기 어렵다. 층간절연막(14)의 두께가 커지면 퓨징에 의한 리페어(repair) 시 불량을 초래하고, 과도식각하게 되면 퓨즈용 도전층(16)이 노출되어 외부환경에 의한 손상, 예를 들어 충격이나 수분에 의한 손상을 가져온다.

따라서 본 발명이 이루고자 하는 기술적 과제는 퓨즈용 도전층 상의 층간절연막의 두께를 적절하게 조절할 수 있고 층간절연막 사이의 계면을 보호할 수 있는 리던던시 셀을 포함한 반도체 소자를 제공하는 데 있다.

또한, 본 발명이 이루고자 하는 다른 기술적 과제는 퓨즈용 도전층 상의 층간절연막의 두께를 적절하게 조절할 수 있고 층간절연막 사이의 계면을 보호할 수 있는 리던던시 셀을 포함한 반도체 소자의 제조방법을 제공하는 데 있다.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자는 도전영역을 포함하는 반도체 기판 상에 퓨즈용 도전층을 내재하며, 상기 퓨즈용 도전층 상부에 소정 깊이 리세스된 적어도 1층 이상의 층간절연막이 놓여진다. 상기 층간절연막의 내부 및 상부면에 상기 도전영역에 콘택되도록 형성된 도전라인이 형성된다. 상기 리세스된 다층의 층간절연막 및 도전라인의 측면을 덮는 식각정지막/보호막의 적층막을 포함한다.

상기 퓨즈용 도전층 상의 상기 층간절연막은 2,000 내지 3,000Å의 두께를 갖는 것이 바람직하다.

상기 식각정지막은 실리콘 질화막일 수 있고 30 내지 1,000Å의 두께를 갖을 수 있다.

상기 보호막은 산화막, 질화막 또는 그 적층막으로 이루어질 수 있다.

상기 다른 기술적 과제를 달성하기 위한 반도체 소자의 제조방법은 도전영역을 포함하는 반도체 기판 상에 퓨즈용 도전층을 내재하는 적어도 1층 이상인 층간절연막을 형성한다. 그후, 상기 퓨즈용 도전층 상부의 층간절연막에 리세스 영역을 영역을 형성하는 것과 동시에 상기 층간절연막에 배선을 위한 비아홀을 형성한다. 상기 비아홀을 채우는 도전라인을 형성한 다음, 상기 층간절연막 및 도전라인의 전면에 식각정지막/보호막으로 이루어진 적층막을 형성한다. 상기 리세스 영역내의 상기 적층막을 식각하여 상기 층간절연막의 상부면을 노출시킨다.

상기 리세스 영역이 식각되는 정도는 상기 퓨즈용 도전층 상의 층간절연막의 두께에 의해 정하여질 수 있다.

상기 보호막은 산화막, 질화막 또는 그 적층막으로 이루어질 수 있으며, 상기 층간절연막의 상부면을 노출하는 단계는 상기 질화막을 식각하는 단계 및 상기 산화막 및 식각정지막을 식각하는 단계로 구분될 수 있다.

이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한다. 다음에서 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예들은 당분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다.

도 4 내지 도 9는 본 발명의 실시예에 의한 리던던시 셀을 포함한 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.

도 4를 참조하면, 도전영역(102)을 포함하는 반도체 기판(100) 상에 퓨즈용 도전층(106)을 내재하는 제1 층간절연막(104)을 형성한다. 퓨즈용 도전층(106)은 폴리사이드 또는 금속 예를 들어, Cu, W, Ti, Ta 및 그 화합물일 수 있다. 제1 층간절연막(104)의 내부 및 상부면에 도전영역(102)과 콘택되도록 제1 도전라인(108)을 형성한다. 제1 도전라인(108)이 형성된 반도체 기판(100)의 전면에 제2 층간절연막(110)을 증착한다. 제2 층간절연막(110) 상에 포토레지스트층(112)을 도포한다.

도 5를 참조하면, 제2 층간절연막(110) 상에 배선을 위한 비아홀(115)과 퓨즈용 도전층(106) 상에 리세스된 영역(114)을 형성하기 위한 포토레지스트 패턴(112')을 형성한다. 포토레지스트 패턴(112')의 형태로 제2 층간절연막(110)과 제1 층간절연막(104)을 식각한다. 즉, 비아홀(115)과 리세스 영역(114)이 동시에 형성된다. 종래에는 층간절연막(110, 104)을 식각할 때, 식각되는 정도를 비아콘택 저항을 줄이기 위해 제1 도전라인(108)이 완전히 노출되도록 하였다. 그러나, 본 발명의 실시예에서는 식각되는 정도를 퓨즈용 도전층(106) 상의 제1 층간절연막(104)의 두께를 적절하게 조절하도록 정하였다. 따라서, 퓨즈용 도전층(106) 상의 제1 층간절연막(104)의 두께를 안정적으로 관리할 수 있다. 이때, 제1 층간절연막(104)과 제1 도전라인(108)의 식각선택비는 높은 것이 바람직하다. 퓨즈용 도전층(106) 상의 제1 층간절연막(104)의 두께는 2,000 내지 3,000Å이 바람직하다.

도 6을 참조하면, 포토레지스트 패턴(112')을 제거하고 통상의 방법으로 제2 도전라인(116)을 형성한다.

도 7을 참조하면, 제2 도전라인(116)이 형성된 반도체 기판(100)의 전면에 식각정지막(118)/보호막(124)으로 이루어진 적층막을 형성한다. 식각정지막(118)은 실리콘 질화막일 수 있고, 30 내지 1,000Å의 두께를 갖을 수 있다. 보호막(124)은 산화막(120) 예를 들어 실리콘 산화막, 질화막(122) 예를 들어 실리콘 질화막 또는 그 적층막(124)으로 이루어질 수 있다. 질화막(122)은 수분에 대한 블로킹 특성이 우수한 물질, 예를 들어 플라즈마를 이용한 화학기상증착(PECVD) 방법으로 2,000~10,000Å 두께로 증착할 수 있다.

도 8을 참조하면, 보호막(124) 상에 배선을 위한 제3 도전라인(미도시)과 퓨즈용 도전층(106) 상의 제1 층간절연막(104)을 노출시키는 포토레지스트 패턴(126)을 형성한다.

도 9를 참조하면, 포토레지스트 패턴(126)의 형태로 보호막(124) 및 식각정지막(120)을 식각한다. 이때, 퓨즈용 도전층(106) 상의 제1 층간절연막(104)에는 퓨징을 위한 퓨즈창(128)이 형성된다. 퓨즈창(128)은 2단계의 식각과정을 거쳐서 완성된다. 먼저, 실리콘 산화막(120)과 식각선택비가 높은 실리콘 질화막(122)의 식각조건으로 식각한다. 이어서, 실리콘 산화막(120)과 식각정지막(118)을 식각한다.

식각정지막(118)은 과도한 식각으로 인한 퓨즈용 도전층(106)의 노출과 제2 도전라인(116)의 훼손을 방지할 수 있다. 또한, 리페어할 때 식각량의 부족으로 인한 불량이 발생하는 것을 방지할 수 있다. 또한, 보호막(124)와 함께 층간절연막(104, 110) 및 도전라인(108, 116) 계면을 보호하여 습기나 충격으로부터 보호할 수 있다.

이상, 본 발명은 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

상술한 본 발명에 의한 반도체 소자 및 그 제조방법에 따르면, 퓨즈용 도전층 상의 절연막의 두께를 적절하게 조절할 수 있고 도전라인의 손상을 방지할 수 있다.

또한, 외부로 노출되는 층간절연막 사이의 계면을 보호하여 흡습을 방지하고 외부의 충격으로부터 보호할 수 있다.

도 1 내지 도 3은 종래에 리던던시 셀을 포함한 반도체 소자 및 그 제조방법을 설명하기 위한 단면도들이다.

도 4 내지 도 9는 본 발명에 의한 리던던시 셀을 포함한 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.

Claims (9)

1. 도전영역을 포함하는 반도체 기판;

   상기 반도체 기판 상에 퓨즈용 도전층을 내재하며, 상기 퓨즈용 도전층 상부에 소정 깊이 리세스된 적어도 1층 이상의 층간절연막;

   상기 층간절연막의 내부 및 상부면에 상기 도전영역에 콘택되도록 형성된 도전라인; 및

   상기 리세스된 다층의 층간절연막 및 도전라인의 측면을 덮는 식각정지막/보호막의 적층막을 포함하는 것을 특징으로 하는 리던던시 셀을 포함하는 반도체 소자.
2. 제1항에 있어서, 상기 퓨즈용 도전층 상의 상기 층간절연막은 2,000 내지 3,000Å의 두께를 갖는 것을 특징으로 하는 리던던시 셀을 포함한 반도체 소자.
3. 제1항에 있어서, 상기 식각정지막은 실리콘 질화막인 것을 특징으로 하는 리던던시 셀을 포함하는 반도체 소자.
4. 제1항에 있어서, 상기 식각정지막은 30 내지 1,000Å의 두께를 갖는 것을 특징으로 하는 리던던시 셀을 포함하는 반도체 소자.
5. 제1항에 있어서, 상기 보호막은 산화막, 질화막 또는 그 적층막으로 이루어진 것을 특징으로 하는 리던던시 셀을 포함한 반도체 소자.
6. 도전영역을 포함하는 반도체 기판 상에 퓨즈용 도전층을 내재하는 적어도 1층 이상인 층간절연막을 형성하는 단계;

   상기 퓨즈용 도전층 상부의 층간절연막에 리세스 영역을 영역을 형성하는 것과 동시에 상기 층간절연막에 배선을 위한 비아홀을 형성하는 단계;

   상기 비아홀을 채우는 도전라인을 형성하는 단계;

   상기 층간절연막 및 도전라인의 전면에 식각정지막/보호막으로 이루어진 적층막을 형성하는 단계;

   상기 리세스 영역내의 상기 적층막을 식각하여 상기 층간절연막의 상부면을 노출시키는 단계를 포함하는 것을 특징으로 하는 리던던시 셀을 포함하는 반도체 소자의 제조방법.
7. 제6항에 있어서, 상기 리세스 영역이 식각되는 정도는 상기 퓨즈용 도전층 상의 층간절연막의 두께에 의해 정하여지는 것을 특징으로 하는 리던던시 셀을 포함하는 반도체 소자의 제조방법.
8. 제6항에 있어서, 상기 보호막은 산화막, 질화막 또는 그 적층막으로 이루어진 것을 특징으로 하는 리던던시 셀을 포함하는 반도체 소자의 제조방법.
9. 제8항에 있어서, 상기 층간절연막의 상부면을 노출하는 단계는,

   상기 질화막을 식각하는 단계; 및

   상기 산화막 및 식각정지막을 식각하는 단계로 구분되는 것을 특징으로 하는 리던던시 셀을 포함하는 반도체 소자의 제조방법.