KR20050055469A - 비휘발성 메모리 소자의 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 150000004767 nitrides Chemical class 0.000 claims abstract description 13
- 238000005530 etching Methods 0.000 claims abstract description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 9
- 238000000151 deposition Methods 0.000 claims abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 9
- 229920005591 polysilicon Polymers 0.000 claims abstract description 9
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 9
- 239000010703 silicon Substances 0.000 claims abstract description 9
- 125000006850 spacer group Chemical group 0.000 claims abstract description 7
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 6
- 230000003647 oxidation Effects 0.000 claims abstract description 6
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 6
- 239000004065 semiconductor Substances 0.000 claims abstract description 6
- 238000001039 wet etching Methods 0.000 claims abstract description 6
- 230000004888 barrier function Effects 0.000 claims abstract description 4
- 239000000463 material Substances 0.000 claims 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 abstract description 11
- 239000001301 oxygen Substances 0.000 abstract description 11
- 229910052760 oxygen Inorganic materials 0.000 abstract description 11
- 230000035515 penetration Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 11
- 238000002955 isolation Methods 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 239000002784 hot electron Substances 0.000 description 3
- 238000001764 infiltration Methods 0.000 description 2
- 230000008595 infiltration Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 210000003323 beak Anatomy 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000003949 trap density measurement Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명은 소정의 하부 구조가 형성된 반도체 기판에 희생 산화막을 증착하는 단계와; 상기 희생 산화막의 터널 산화막 형성 예정 영역을 식각하는 단계와; 상기 결과물에 질화막을 증착한 후 에치백 공정을 진행하여 희생 산화막의 식각된 부분에 질화막 스페이서를 형성하는 단계와; 상기 희생 산화막이 식각된 부분의 실리콘 기판에 터널 산화막을 성장시키는 단계와; 상기 터널 산화막을 형성한 결과물 전면에 플로팅 게이트용 폴리실리콘을 증착하고 사진 및 식각 공정을 진행하여 플로팅 게이트를 패터닝 하는 단계와; 상기 질화막 스페이서를 베리어로 습식 식각 공정을 진행하여 상기 희생 산화막을 제거한 후 산화 공정으로 고전압용 유전체 산화막을 형성하는 단계를 포함하여 구성된다.
이와 같은 본 발명에 의한 비휘발성 메모리 소자의 제조 방법에 의하면, 터널 산화막 형성 영역에 질화막 스페이서를 형성하여 터널 산화막과 고전압용 유전체 산화막을 완전 분리하여 터널 산화막과 유전체 산화막 계면으로의 산소 침투 현상을 방지함으로써, 터널 산화막의 버즈 빅 현상을 방지하고, 트랩 사이트 생성을 억제할 수 있다.
Description
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 보다 상세하게는 터널 산화막과 고전압 유전체막 계면으로의 산소 침투에 따른 버즈 빅 현상과 트랩 사이트 생성을 방지하여 소자의 신뢰성을 향상시킬 수 있는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 비휘발성 메모리의 셀 트랜지스터는 일반적인 MOS트랜지스터에 플로팅 게이트를 더 포함하고 있는 구조이다. 비휘발성 메모리의 셀 트랜지스터는 반도체 기판 상에 터널 산화막을 개재하여 플로팅게이트가 위치하고, 플로팅게이트 상부에 게이트 층간 유전체막을 개재하여 제어플로팅 게이트가 형성되어 있다.
비휘발성 메모리의 기입(program)동작은 FN터널링(fowler-nordheim tunneling)에 의한 방법과 열전자 주입(hot electron injection)에 의한 방법이 있다. FN터널링에 의한 방법은 터널산화막에 인가된 고전계에 의해 전자가 반도체 기판으로부터 플로팅게이트로 주입됨으로써 기입(program)이 이루어진다.
또한, 열전자 주입에 의한 방법은 드레인 부근의 채널영역에서 발생한 열전자(hot electron)가 플로팅게이트에 주입됨으로써 기입(program)이 이루어진다. 비휘발성 메모리의 소거(erase)동작은 반도체 기판 또는 소오스(source)로 플로팅게이트에 저장된 전자를 방출하여 이루어진다.
그런데, 종래의 비휘발성 메모리 소자의 제조 공정에 있어서는 고전압용 게이트 유전체막 형성시에 터널 산화막의 계면으로 산소가 침투하게되어 터널 산화막 에지부가 두껍게 형성되어 버즈 빅(Bird beak)을 유발한다. 이로 인해 터널 산화막 에지부의 트랩 밀도가 증가하여 터널 산화막 에지부에서 누설 전류가 발생하는 문제가 발생한다.
이와 같은 종래 기술에 의한 비휘발성 메모리 소자 제조 방법의 문제점을 하기 도시된 도면을 통해 설명하면 다음과 같다.
도1a 내지 도1g는 종래 기술에 의한 비휘발성 메모리 소자 제조 방법을 나타낸 순차적인 공정 단면도이다.
우선, 도1a에 도시된 바와 같이 실리콘 기판(100)에 통상의 트렌치 소자 분리 공정을 통한 소자 분리막(102)을 형성한 후에 열산화 공정을 진행하여 상기 실리콘 기판(100) 상에 터널 산화막(104)을 성장시킨다. 그리고, 상기 터널 산화막(104) 상부에 제 1 폴리실리콘(106)을 증착하고, 상기 제 1 폴리실리콘(106)에 임플란트 공정을 진행한다.
이어서, 도1b에 도시된 바와 같이 상기 제 1 폴리실리콘 상부에 유전체막으로 ONO막(108)을 형성한 후 하드 마스크용 산화막(110)을 증착하고, 도1c와 같이 포토레지스트 패턴(PR)을 이용한 소정의 사진 및 식각 공정을 진행하여 플로팅 게이트를 패터닝한다.
그럼 다음, 도1d에 도시된 바와 같이 상기 포토레지스트 패턴(PR)을 제거한 후에 상기 플로팅 게이트의 측벽에 질화막 스페이서(112)를 형성하고, 고전압용 게이트 유전체막(114)으로 산화막을 형성한다. 이때, 유전체막(114)의 두께만큼 질화막 스페이서(112)와 실리콘 기판(100)이 이격되어 있어, 이 경로를 통하여 산소가 침투하게된다. 이로 인해 터널 산화막(14) 에지부에 두꺼운 버즈 빅을 형성한다.
상기 고전압 유전체막(114)을 형성한 후에 도1f에 도시된 바와 같이 콘트롤 게이트용 제 2 폴리실리콘(116)을 증착하고 도1g에 도시된 바와 같이 콘트롤 게이트 패터닝 공정을 진행한다.
상기 종래 기술에 의한 비휘발성 메모리 소자의 제조시에, 상기 고전압 유전체막 형성시에 질화막과 유전체 산화막 사이의 이격 거리가 발생하고 이 경계부를 통해 산소가 칩투하게 되어 터널 산화막 에지부가 두껍게 형성되는 버즈 빅이 발생하게 된다. 이로 인하여 소자의 동작 속도가 저하되는 문제점이 발생된다. 또한, 터널 산화막 에지부에서의 버즈 빅 현상에 의해 셀 어레이에서 터널 산화막의 두께 편차가 증가함에 따라 소자의 특성이 불균일해 진다.
그리고, 산소의 침투시 미량의 질소도 같이 침투하게 되어 결국 트랩 사이트를 형성하게 되고, 이로 인하여 터널 산화막 에지부에서의 누설 전류가 증가하게 되어 소자의 신뢰성을 저하시키는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명은 터널 산화막이 형성될 영역에 질화막 스페이서를 형성하여 터널 산화막과 고전압 유전체 산화막을 완전 분리시킴으로써 산소의 침투를 방지하여 버즈 빅 현상이 발생하지 않도록 하는 비휘발성 메모리 소자의 제조 방법을 제공하기 위한 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 소정의 하부 구조가 형성된 반도체 기판에 희생 산화막을 증착하는 단계와; 상기 희생 산화막의 터널 산화막 형성 예정 영역을 식각하는 단계와; 상기 결과물에 질화막을 증착한 후 에치백 공정을 진행하여 희생 산화막의 식각된 부분에 질화막 스페이서를 형성하는 단계와; 상기 희생 산화막이 식각된 부분의 실리콘 기판에 터널 산화막을 성장시키는 단계와; 상기 터널 산화막을 형성한 결과물 전면에 플로팅 게이트용 폴리실리콘을 증착하고 사진 및 식각 공정을 진행하여 플로팅 게이트를 패터닝 하는 단계와; 상기 질화막 스페이서를 베리어로 습식 식각 공정을 진행하여 상기 희생 산화막을 제거한 후 산화 공정으로 고전압용 유전체 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
상기와 같은 본 발명에 의한 비휘발성 메모리 소자의 제조 방법에 따르면, 터널 산화막 형성 전에 터널 산화막 예정 영역이 오픈되도록 희생 산화막 패턴을 형성하고, 터널 산화막 예정 영역의 희생 산화막 측벽에 질화막 스페이서를 형성함으로써 후속 고전압 유전체 산화막 형성시의 산소 침투 현상을 방지할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2a 내지 도2h는 본 발명에 의한 비휘발성 메모리 소자의 제조 방법을 나타낸 순차적인 공정 단면도이다.
우선, 도2a에 도시된 바와 같이 실리콘 기판(200)에 통상의 트렌치 소자 분리 공정을 통해 소자 분리막(202)을 형성한 후에 실리콘 기판(200) 상부에 희생 산화막(204)을 증착한다. 그리고, 소정의 사진 및 식각 공정으로 상기 희생산화막(204)의 터널 산화막 형성 예정 영역을 식각한다. 이때, 상기 희생 산화막은 후속 증착되는 질화막 스페이서와의 습식 식각 선택비가 높은 산화막으로 형성하는 것이 바람직하다.
이어서, 질화막을 증착한 후 에치백 공정을 진행하여 희생 산화막의 식각된 부분에 질화막 스페이서(206)를 도2b에 도시된 바와 같이 형성한다.
그런 다음, 열산화 공정을 진행하여 터널 산화막(208)을 성장시킨 후에 플로팅 게이트용 폴리실리콘(210)을 증착하고 사진 및 식각 공정을 진행하여 플로팅 게이트를 도2c와 같이 패터닝한다.
그리고 나서, 도2d에 도시된 바와 같이 상기 질화막 스페이서(206)를 베리어로 이용한 습식 식각 공정을 진행하여 상기 희생 산화막(204)을 제거한다.
상기 희생 산화막을 제거한 후에 도2e에 도시된 바와 같이 산화 공정을 진행하여 고전압용 유전체막(212)을 형성한다. 이때, 질화막 스페이서(206)가 터널 산화막으로의 산소 침투를 방지함으로써 터널 산화막의 버즈 빅 현상이 발생하지 않는다.
이어서, 도2f에 도시된 바와 같이 콘트롤 게이트용 폴리실리콘(214)을 증착하고 사진 및 식각 공정으로 도2g와 같이 콘트롤 게이트(214')를 패터닝 한다.
이후, 소오스/드레인(216) 이온 주입을 진행하여 비휘발성 메모리 소자를 도2h와 같이 형성한다.
이와 같이 본 발명에 의한 비휘발성 메모리 소자의 제조 방법에 의하면, 희생 산화막을 형성하여 희생 산화막 일부를 식각한 후 질화막 스페이서를 미리 형성한 후에 터널 산화막을 형성함으로써, 질화막 스페이서로 터널 산화막과 후속 형성되는 고전압용 게이트 유전체 산화막을 완전 분리시켜 산소의 침투에 의한 터널 산화막의 버즈 빅 현상을 방지할 수 있다.
상기한 바와 같이 본 발명은 터널 산화막가 에지부의 버즈 빅 현상에 따른 동작 속도 저하를 방지하고, 터널 산화막 두께를 균일하게 함으로써 소자의 특성을 균일하게 하여 신뢰성을 향상시킬 수 있는 이점이 있다.
또한, 터널 산화막과 고전압 유전체막 계면으로의 산소 및 질소의 침투를 방지하여 트랩 센터 형성 및 누설 전류 발생을 방지할 수 있는 이점이 있다.
도1a 내지 도1g는 종래 기술에 의한 비휘발성 메모리 소자 제조 방법을 나타낸 순차적인 공정 단면도이다.
도2a 내지 도2h는 본 발명에 의한 비휘발성 메모리 소자의 제조 방법을 나타낸 순차적인 공정 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
200 : 실리콘 기판 202 : 소자 분리막
204 : 희생 산화막 206 : 질화막 스페이서
208 : 터널 산화막 210 : 플로팅 게이트
212 : 고전압 유전체 산화막 214' : 콘트롤 게이트
216 : 소오스/드레인
Claims (2)
- 소정의 하부 구조가 형성된 반도체 기판에 희생 산화막을 증착하는 단계와;상기 희생 산화막의 터널 산화막 형성 예정 영역을 식각하는 단계와;상기 결과물에 질화막을 증착한 후 에치백 공정을 진행하여 희생 산화막의 식각된 부분에 질화막 스페이서를 형성하는 단계와;상기 희생 산화막이 식각된 부분의 실리콘 기판에 터널 산화막을 성장시키는 단계와;상기 터널 산화막을 형성한 결과물 전면에 플로팅 게이트용 폴리실리콘을 증착하고 사진 및 식각 공정을 진행하여 플로팅 게이트를 패터닝 하는 단계와;상기 질화막 스페이서를 베리어로 습식 식각 공정을 진행하여 상기 희생 산화막을 제거한 후 산화 공정으로 고전압용 유전체 산화막을 형성하는 단계를포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1항에 있어서, 상기 희생 산화막은 상기 질화막과의 습식 식각 선택비가 높은 물질을 이용하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030088682A KR101025922B1 (ko) | 2003-12-08 | 2003-12-08 | 비휘발성 메모리 소자의 제조 방법 및 비휘발성 메모리 소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030088682A KR101025922B1 (ko) | 2003-12-08 | 2003-12-08 | 비휘발성 메모리 소자의 제조 방법 및 비휘발성 메모리 소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050055469A true KR20050055469A (ko) | 2005-06-13 |
| KR101025922B1 KR101025922B1 (ko) | 2011-03-30 |
Family
ID=37250446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030088682A KR101025922B1 (ko) | 2003-12-08 | 2003-12-08 | 비휘발성 메모리 소자의 제조 방법 및 비휘발성 메모리 소자 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101025922B1 (ko) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08274198A (ja) * | 1995-03-29 | 1996-10-18 | Lg Semicon Co Ltd | Ｅｅｐｒｏｍセル及びその製造方法 |
| KR100210857B1 (ko) | 1996-01-03 | 1999-07-15 | 구본준 | 비휘발성 메모리소자 및 그 제조방법 |
-
2003
- 2003-12-08 KR KR1020030088682A patent/KR101025922B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR101025922B1 (ko) | 2011-03-30 |
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| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application | ||
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