KR20050053359A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법을 개시한다. 본 발명은 반도체 기판의 층간 절연막에 콘택홀(또는 비아홀)을 형성하고, 상기 콘택홀(또는 비아홀)의 측벽에 스페이서를 형성하고, 상기 콘택홀(또는 비아홀)의 내부와 함께 상기 층간 절연막 상에 장벽 금속층을 형성하고, 상기 콘택홀(또는 비아홀)을 매립하도록 상기 장벽 금속층 상에 텅스텐층을 적층하고, 상기 텅스텐층을 평탄화시키고, 상기 텅스텐층 상에 배선을 형성시킨다.
따라서, 본 발명은 상기 콘택홀(또는 비아홀)의 형성을 위한 사진 공정 또는 식각 공정 상의 에러 때문에 상기 콘택홀(또는 비아홀)이 원래의 사이즈보다 작게 형성되더라도 상기 매립된 텅스텐층의 내부에 빈 공간이 발생하는 것을 방지할 수 있다. 그러므로, 상기 콘택홀(또는 비아홀)의 콘택 저항 값을 저감시키고 나아가 반도체 소자의 동작 속도를 향상시킬 수가 있다. 또한, 상기 텅스텐층의 평탄화 공정에 대한 신뢰성을 확보할 수 있다. 뿐만 아니라, 상기 콘택홀간(또는 비아홀간)의 전기적 연결이나 전기적 누설을 방지하는데 있다.

Description

반도체 소자의 제조 방법{Method For Manufacturing Semiconductor Devices}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 고 단차비(aspect ratio)를 갖는 미세한 콘택홀에 텅스텐층을 완전히 매립시키도록 한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 고집적화가 진행됨에 따라 반도체 소자의 설계룰이 감소하면서 패턴, 예를 들어 모스 트랜지스터의 소스/드레인, 게이트 전극 및 배선 등이 미세화된다. 또한, 상기 배선은 점차 다층화되고, 콘택홀(또는 비아홀)의 내부에는 텅스텐 플러그(plug)가 형성된다.
상기 텅스텐 플러그의 형성 방법은 화학 기상 증착(chemical vapor deposition: CVD) 공정을 이용하여 층간 절연막의 콘택홀(또는 비아홀)에 텅스텐층을 매립한 후 상기 텅스텐층을 화학적 기계적 연마(chemical mechanical polishing: CMP) 공정에 의해 평탄화시킴으로써 상기 콘택홀(또는 비아홀)에만 잔존시키는 방법이다.
최근에 들어, 상기 콘택홀(또는 비아홀)이 더욱 미세화됨에 따라 상기 콘택홀(또는 비아홀)의 종횡비(aspect ratio)가 상당히 증가하므로 상기 콘택홀(또는 비아홀)에 상기 텅스텐층을 완전히 매립하기가 점차 어려워지는 실정에 있다.
종래의 반도체 소자에서는 도 1에 도시된 바와 같이, 반도체 기판(10)의 층간 절연막(11)에 상기 반도체 기판(10)의 콘택 부분(미도시)을 노출시키기 위한 콘택홀(12)이 형성되고, 상기 콘택홀(12)에 장벽 금속층(13)을 개재하며 텅스텐층(15)이 매립, 평탄화되고, 상기 텅스텐층(15)에 전기적으로 연결되도록 상기 층간 절연막(11) 상에 배선(17)의 패턴이 형성된다. 여기서, 상기 배선(17)은 알루미늄층으로 이루어지고, 상기 장벽 금속층(13)은 Ti/TiN층으로 이루어질 수 있다.
이러한 구조를 갖는 반도체 소자의 경우, 상기 콘택홀(12)의 형성을 위한 사진 공정이나 식각 공정 상의 에러 때문에 상기 콘택홀(12)이 제조 공정 상의 허용된 최소 사이즈보다 작은 사이즈, 예를 들어 텅스텐층의 완전한 매립을 불가능하게 할 정도의 사이즈로 형성될 수 있다. 이러한 콘택홀(12)에 상기 텅스텐층(15)을 매립하고 나면, 상기 텅스텐층(15)의 내부에 보이드(void), 즉 빈 공간(16)이 자주 발생한다.
따라서, 상기 텅스텐층(15)의 콘택 저항 값이 당초의 원하는 콘택 저항 값보다 증가하므로 상기 배선(17)의 저항 값도 증가하고 나아가 최종 완성된 반도체 소자의 동작 속도가 저하된다.
또한, 상기 텅스텐층(15)의 평탄화 단계에서 상기 텅스텐층(15)의 표면에 보이드(미도시)가 노출되는 결함이 발생할 수 있으므로 상기 텅스텐층(15)의 평탄화 공정에 대한 신뢰성을 확보하기가 어렵다. 이는 상기 화학적 기계적 연마 공정용 슬러리 등의 이물질이 완전히 제거되지 않고 상기 보이드에 잔존하므로 후속 공정을 진행할 때 상기 반도체 기판(10)의 오염원으로 작용하기 때문이다.
그리고, 상기 콘택홀(12)의 형성을 위한 사진 식각 공정 후에 상기 콘택홀(12)의 측벽에 굴곡이나 균열(crack)이 존재할 경우, 상기 콘택홀(12)의 측벽에 상기 장벽 금속층(13)이나 텅스텐층(15)을 적층하면, 상기 장벽 금속층(13)이나 텅스텐층(15)이 상기 굴곡이나 균열에 침투함으로써 상기 콘택홀(12)간의 전기적 연결(bridge) 또는 전기적 누설을 유발시킨다.
따라서, 본 발명의 목적은 층간 절연막의 미세한 콘택홀이나 비아홀에 텅스텐층을 매립하면서도 상기 텅스텐층의 내부에 보이드가 생성되는 것을 방지하도록 하는데 있다.
본 발명의 다른 목적은 층간 절연막의 콘택홀이나 비아홀의 콘택 저항을 감소시킴으로써 반도체 소자의 동작 속도 저하를 방지하는데 있다.
본 발명의 또 다른 목적은 상기 텅스텐층의 평탄화 공정에 대한 신뢰성을 확보하는데 있다.
본 발명의 또 다른 목적은 콘택홀간 또는 비아홀간의 전기적 연결이나 전기적 누설을 방지하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은
반도체 기판 상에 층간 절연막을 형성한 후 상기 층간 절연막의 일부 영역에 콘택홀을 형성시키는 단계; 상기 콘택홀의 내부와 함께 상기 층간 절연막 상에 절연막의 스페이서를 형성시키는 단계; 상기 콘택홀의 내부와 함께 상기 층간 절연막 상에 장벽 금속층을 형성시키는 단계; 상기 콘택홀을 매립하도록 상기 장벽 금속층 상에 도전층을 적층시키는 단계; 평탄화 공정을 이용하여 상기 콘택홀에 상기 도전층을 남기는 단계; 및 상기 도전층에 전기적으로 연결되도록 상기 층간 절연막 상에 배선의 패턴을 형성시키는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 콘택홀을 대신하여 비아홀을 형성할 수 있다.
바람직하게는, 상기 스페이서를 산화막과 질화막 중 어느 하나로 형성할 수가 있다.
바람직하게는, 상기 산화막을 USG막, FSG막, BPSG막 중 어느 하나로 형성할 수가 있다.
바람직하게는, 상기 질화막을 실리콘 질화막과 실리콘 산화 질화막 중 어느 하나로 형성할 수가 있다.
바람직하게는, 상기 도전층을 텅스텐(W)과 구리(Cu) 중 어느 하나로 형성할 수가 있다.
따라서, 본 발명은 반도체 기판의 콘택홀(또는 비아홀)에 텅스텐층을 완전히 매립함으로써 상기 텅스텐층의 내부에 빈 공간이 발생하는 것을 방지할 수 있다.
이하, 본 발명에 의한 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 구성 및 동일한 작용을 갖는 부분에는 동일한 부호를 부여한다.
도 2a 내지 도 2h는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다.
도 2a를 참조하면, 먼저, 예를 들어, 화학 기상 증착(chemical vapor deposition: CVD) 공정을 이용하여 반도체 기판(10), 예를 들어 단결정 실리콘 기판 상에 층간 절연막(31)을 적층시킨다. 여기서, 상기 층간 절연막(31)은 도면에 도시된 바와 같이 USG(undoped silicate glass)막, FSG(Fluorine Silicate Glass)막 또는 BPSG(borophospho silicate glass)막 등과 같은 단일층의 실리콘 산화막으로 형성할 수 있다. 물론, 도면에 도시하지 않았지만, USG/FSG/USG막, FSG/USG막 또는 USG/BPSG/USG막 등과 같은 다양한 적층 구조를 갖는 복수층의 산화막으로 형성할 수도 있다.
한편, 도면에 도시하지 않았으나 통상의 공정을 이용하여 상기 반도체 기판(10)의 액티브 영역을 정의하기 위하여 상기 반도체 기판(10)의 필드 영역에 소자 분리막을 형성하고 상기 액티브 영역에 트랜지스터의 소스/드레인과 게이트 전극 등과 같은 반도체 소자를 위한 요소를 미리 형성하거나, 상기 소스/드레인과 게이트 전극 등에 추가하여 하부 배선을 미리 형성할 수 있음은 자명하다.
이어서, 사진 식각 공정을 이용하여 상기 반도체 기판(10)의 콘택 부분(도시 안됨), 예를 들어 게이트 전극, 소스/드레인 등을 노출시키기 위한 콘택홀(32), 예를 들어 종횡비가 큰 미세한 콘택홀을 형성시킨다.
그런 다음, 화학 기상 증착(CVD) 공정, 예를 들어, 고밀도 화학 기상 증착(high density plasma chemical vapor deposition: HDP CVD) 공정, 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition: PECVD)) 공정 등을 이용하여 절연막(33)을 예를 들어, 400~600Å의 두께로 적층시킨다. 이때, 상기 절연막(33)을 실리콘 산화막, 예를 들어 USG막, FSG막 또는 BPSG막 등 중 어느 하나의 단일층으로 형성할 수 있다. 또한, 상기 층간 절연막(31)을 질화막, 예를 들어 실리콘 질화막이나 실리콘 산화 질화막 중 어느 하나로 형성하는 것도 가능하다.
이어서, 상기 절연막(33)을 에치백(etch back) 공정에 의해 처리시킴으로써 상기 콘택홀(32) 내의 콘택 부분과 상기 층간 절연막(31)의 상부면을 노출시키며 상기 콘택홀(32)의 측벽에 도 2b의 스페이서(35)를 형성시킨다.
따라서, 상기 콘택홀(32)의 상측부가 상기 콘택홀(32)의 하측부보다 넓은 프로파일을 가지므로 상기 콘택홀(32)의 형성을 위한 사진 공정이나 식각 공정에서의 에러 때문에 상기 콘택홀(32)이 기존의 제조 공정 상의 허용된 최소 사이즈보다 작은 사이즈로 형성되더라도 상기 콘택홀(32)에 텅스텐(W)층이나 구리(Cu)층과 같은 도전층을 완전히 매립시킬 수가 있다.
도 2c를 참조하면, 그런 다음, 예를 들어 스퍼터링 공정 등을 이용하여 상기 콘택홀(32) 내의 노출된 콘택 부분과 스페이서(35) 및 상기 층간 절연막(31)의 표면 상에 장벽 금속층(37), 예를 들어 Ti/TiN층 등을 적층시킨다.
이어서, 물리 기상 증착 공정이나 화학 기상 증착 공정을 이용하여 상기 콘택홀(32)을 매립하도록 상기 장벽 금속층(37) 상에 도전층, 예를 들어 텅스텐(W)층을 두꺼운 두께로 적층시키고, 평탄화 공정, 예를 들어 화학적 기계적 연마 공정 등을 이용하여 상기 텅스텐층을 평탄화시킴으로써 상기 콘택홀(32)에만 콘택 플러그용 텅스텐층(39)을 남기고 상기 콘택홀(32) 외측의 층간 절연막(31)을 노출시킨다. 여기서, 상기 도전층으로서 상기 텅스텐층 대신에 구리(Cu)층을 적층하는 것도 가능하다.
이때, 상기 콘택홀(32)의 상측부가 상기 콘택홀(32)의 하측부보다 넓은 프로파일을 가지므로 상기 콘택홀(32)이 기존의 제조 공정 상의 허용된 최소 사이즈보다 작은 사이즈로 형성되었더라도 상기 텅스텐층(39)은 상기 콘택홀(32)에 을 완전히 매립될 수가 있다.
따라서, 본 발명은 상기 텅스텐층(39)의 내부에 빈 공간, 즉 보이드가 발생하는 것을 방지할 수 있으므로 상기 텅스텐층(39)과 상기 콘택 부분과의 콘택 저항 값을 저감시킬 수 있다. 더욱이, 본 발명은 상기 텅스텐층(39)의 평탄화 공정을 진행한 후에도 상기 텅스텐층(39)의 표면에 보이드가 노출되는 결함을 방지할 수 있으므로 상기 텅스텐층의 표면에 후속 공정에서의 오염원이 잔존하는 것을 방지할 수 있고 나아가 상기 텅스텐층(39)의 평탄화에 대한 신뢰성을 확보할 수가 있다.
또한, 본 발명은 상기 콘택홀(32)의 형성을 위한 사진 식각 공정 후에 상기 콘택홀(32)의 측벽에 굴곡이나 균열(crack)이 존재하더라도 상기 콘택홀(32)의 측벽에 상기 스페이서(35)를 형성시킨 후 상기 스페이서(35) 상에 상기 장벽 금속층(37)이나 텅스텐층(39)을 적층하므로 상기 장벽 금속층(37)이나 텅스텐층(39)이 상기 굴곡이나 균열에 침투하는 것을 방지할 수 있다. 따라서, 상기 콘택홀(32)간의 전기적 연결(bridge) 또는 전기적 누설을 방지할 수가 있다.
도 2d를 참조하면, 그 다음에, 예를 들어 스퍼터링 공정 등을 이용하여 상기 층간 절연막(31)의 전역 상에 배선(41)을 위한 도전층, 예를 들어 알루미늄층을 적층시킨다. 이때, 상기 알루미늄층은 순수 알루미늄층, 실리콘을 일부 포함한 알루미늄층, 또는 실리콘 및 구리를 일부 포함한 알루미늄층 중 어느 하나로 형성하여도 좋다.
한편, 도면에 도시하지 않았지만, 예를 들어 스퍼터링 공정 등을 이용하여 상기 층간 절연막(31)의 전역 상에 장벽 금속층(미도시), 예를 들어 Ti/TiN층을 적층시킨 후 상기 알루미늄층을 적층시켜도 좋고, 또한 예를 들어 스퍼터링 공정 등을 이용하여 상기 알루미늄층 상에 반사 방지막(미도시), 예를 들어 Ti/TiN막을 적층시켜도 좋다.
이후, 사진 식각 공정을 이용하여 상기 텅스텐층(39)에 전기적으로 연결되도록 상기 알루미늄층의 필요한 부분만을 남기고 불필요한 부분을 제거시킴으로써 원하는 배선(41)의 패턴을 형성시킨다.
따라서, 본 발명은 상기 텅스텐층(39)의 콘택 저항 값을 저감시키므로 상기 배선(41)의 저항 값을 저감시킬 수가 있고 나아가 반도체 소자의 동작 속도를 향상시킬 수가 있다.
한편, 본 발명은 반도체 소자의 콘택홀에 텅스텐층을 매립하는 경우를 기준으로 설명하였지만, 반도체 소자의 비아홀에 텅스텐층을 매립하는 경우에도 동일하게 적용함으로써 다층 배선 구조의 비아홀에 텅스텐층을 양호하게 매립할 수가 있음은 자명한 사실이다. 이에 대한 상세한 설명은 설명의 편의상 설명의 중복을 피하기 위해 생략하기로 한다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 반도체 기판의 층간 절연막에 콘택홀(또는 비아홀)을 형성하고, 상기 콘택홀(또는 비아홀)의 측벽에 스페이서를 형성하고, 상기 콘택홀(또는 비아홀)의 내부와 함께 상기 층간 절연막 상에 장벽 금속층을 형성하고, 상기 콘택홀(또는 비아홀)을 매립하도록 상기 장벽 금속층 상에 텅스텐층을 적층하고, 상기 텅스텐층을 평탄화시키고, 상기 텅스텐층 상에 배선을 형성시킨다.
따라서, 본 발명은 상기 콘택홀(또는 비아홀)의 형성을 위한 사진 공정 또는 식각 공정 상의 에러 때문에 상기 콘택홀(또는 비아홀)이 원래의 사이즈보다 작게 형성되더라도 상기 매립된 텅스텐층의 내부에 빈 공간이 발생하는 것을 방지할 수 있다. 그러므로, 상기 콘택홀(또는 비아홀)의 콘택 저항 값을 저감시키고 나아가 반도체 소자의 동작 속도를 향상시킬 수가 있다. 또한, 상기 텅스텐층의 평탄화 공정에 대한 신뢰성을 확보할 수 있다. 뿐만 아니라, 상기 콘택홀간(또는 비아홀간)의 전기적 연결이나 전기적 누설을 방지하는데 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
도 1은 종래 기술에 의한 반도체 소자의 콘택홀의 텅스텐층에 빈 공간이 발생된 불량 예를 나타낸 단면도.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면공정도.

Claims (6)

  1. 반도체 기판 상에 층간 절연막을 형성한 후 상기 층간 절연막의 일부 영역에 콘택홀을 형성시키는 단계;
    상기 콘택홀의 내부와 함께 상기 층간 절연막 상에 절연막의 스페이서를 형성시키는 단계;
    상기 콘택홀의 내부와 함께 상기 층간 절연막 상에 장벽 금속층을 형성시키는 단계;
    상기 콘택홀을 매립하도록 상기 장벽 금속층 상에 도전층을 적층시키는 단계;
    평탄화 공정을 이용하여 상기 콘택홀에 상기 도전층을 남기는 단계; 및
    상기 도전층에 전기적으로 연결되도록 상기 층간 절연막 상에 배선의 패턴을 형성시키는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 콘택홀을 대신하여 비아홀을 형성시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 스페이서를 산화막과 질화막 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서, 상기 산화막을 USG막, FSG막, BPSG막 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 3 항에 있어서, 상기 질화막을 실리콘 질화막과 실리콘 산화 질화막 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서, 상기 도전층을 텅스텐(W)과 구리(Cu) 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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