KR20050044921A - Ｉｄｄｑ 테스트 장비, 그 장비의 측정 장치 및 ｉｄｄｑ테스트 방법 - Google Patents

Ｉｄｄｑ 테스트 장비, 그 장비의 측정 장치 및 ｉｄｄｑ테스트 방법 Download PDF

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KR20050044921A
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히스 요한네스 엘 에이치 반
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은 전자 회로(16)에 적용되는 IDDQ 테스트에 관한 것이다. 전원 유닛을 사용하여 전자 회로에 전원 전류를 공급한다. 전원 유닛의 출력 임피던스를 전자 회로에 대해 선택된 값으로 조정하되, 그 값은 전원 유닛 및 전자 회로 사이의 접속부를 포함하는 공진 회로가 실질적으로 임계 감쇠(critically dampened)하도록 선택한다. IDDQ 전류를 측정하는 데 사용하는 전류 감지 요소(18)는 외부 전원 및 전원 유닛의 공급 입력 사이에 결합하므로, 출력 임피던스에 영향을 미치지 않는다.

Description

ＩＤＤＱ 테스트 장비, 그 장비의 측정 장치 및 ＩＤＤＱ 테스트 방법{APPARATUS AND METHOD FOR MEASURING IDDQ}
본 발명은 테스트용 전자 회로(an electronic circuit under test)의 IDDQ 테스트의 장비(a set-up), 이러한 장비의 측정 장치(a measuring apparatus) 및 IDDQ 테스트 방법에 관한 것이다.
대기 전류(quiescent drain current)(IDDQ) 테스트는 전자 회로, 특히 CMOS 집적 회로의 오류에 대해 검사하는 기술이다. 이러한 전자 회로에서는 그 상태가 다른 상태로 스위칭될 때 상당한 양의 공급 전류가 흐를(draw) 수 있으나, 상태 스위칭 후에 전자 회로가 안정되면 전류는 스위칭 중의 전류보다 훨씬 작은 대기 레벨(a quiescent level)로 떨어진다. IDDQ 테스트는 이러한 공급 전류의 대기 레벨을 측정하여, 전자 회로의 오류(error) 및 결함(weakness)의 존재를 표시한다. 어떤 공급 전류도 이러한 목적으로 사용할 수 있으며, 이 테스트에서 IDDQ라는 약어로 인해 전원(power supply)의 양 단자(positive terminal)(VDD)에서의 전류로 한정된다고 생각할 수도 있지만, IDDQ는 음 단자(negative terminal)(VSS)에서의 전류를 포함하여 모든 공급 전류의 측정을 포함하는 것으로 해석되어야 한다. 측정된 대기 레벨이 사전 결정된 레벨을 넘으면, 전자 회로는 불량(fault)으로 처리된다.
스위칭 중의 전류와 대기 전류의 비율이 커지면 IDDQ 테스트에서 문제가 된다. 일반적으로 테스트 회로는 공급 전류가 통과하여 흐르고, 대기 전류 레벨을 결정하도록 전압을 측정하는 저항을 포함한다. 작은 값의 대기 전류로 인해, 확실한 측정을 위하여는 상대적으로 큰 저항이 필요하다. 그러나 이런 큰 저항은 스위칭 중에 높은 전압에 이르러, 테스트 회로의 동작을 방해할 수 있다.
미국 특허 제 5,773,990에서 이 문제에 관한 다양한 기술을 설명한다. 우선, 조정된 전원(regulated power supply)의 출력부와 테스트용 전자 회로 사이에 병렬로 연결된 다수의 저항을 포함하는 선행 기술을 설명한다. 선택된 저항들은 전원 출력부로부터 테스트용 전자 회로로 전류를 전달하며, 이는 저항과 직렬로 연결된 각각의 스위치에 의해 결정된다.
작은 저항값을 갖는 저항은 테스트용 전자 회로의 상태 스위칭 중에 사용하며 더 큰 저항값을 갖는 저항은 대기 전류 측정 중에 사용한다. 이 저항에서 전압을 측정하여 전류를 결정한다. 이러한 기술은 한 저항에서 다른 저항으로 스위칭할 때, 글리치(glitch)를 겪는다.
다른 기술로, 미국 특허 제 5773,990은 출력부와 테스트용 전자 회로 사이에 연결된 다이오드 및 저항의 병렬 장치를 가지는 전원의 조정된 전류 소스(고 임피던스) 출력의 사용을 설명한다. 전류 소스에서의 전류는 테스트용 전자 회로의 접속부에서의 전압을 일정하게 유지하도록 조정된다. 다이오드는 테스트용 전자 회로의 상태 스위칭 중에 저항에서의 높은 전압 피크를 클램프(clamp) 한다. 저항에서 전압을 측정하여 IDDQ 전류를 결정한다. 이 테스트 회로는 글리치의 발생 없이 측정 저항에서의 높은 전압 강하(high voltage drop) 문제를 방지한다.
이러한 기술은 테스트용 전자 회로에 대한 공급 접속부가 종종 LC 공진 회로(LC resonance circuit)로 작용한다는 사실을 고려하지 않는다. 전원에서 테스트용 전자 회로로의 배선이 인덕턴스(inductance)(L)로 작용한다. 테스트용 전자 회로에 접하여, 종종 디커플링 캐패시턴스(decoupling capacitance)가 포함되며, 드라이버 단(driver stage)의 출력에서 캐패시턴스 부하(capacitive load)는 충전(charge)되고 방전(discharge)되어야 하기 때문에, 어떤 경우든 테스트용 전자 회로 자체는 상태 스위칭 중에 캐패시턴스(C)로 작용한다.
이러한 LC 공진 회로의 공진 작용은 IDDQ 전류를 측정할 수 있는 시간을 지연시킨다. 이런 지연을 최소화하기 위하여, 이 LC 공진 회로가 임계적으로 감쇠(critically damping) 하도록 전원의 출력 임피던스를 선택하는 것이 바람직하다. 이는 실질적으로 거의 제로인 출력 임피던스를 갖는 조정된 전원이 사용되는 경우에는 적절하지 않다. 또한, 작은 IDDQ 전류의 확실한 측정에 필요한 상대적으로 큰 저항 값에 부합하는 임계 감쇠를 획득하기 위해 저항을 사용하는 경우에도 적절하지 않다.
도 1은 IDDQ 테스트 시스템을 도시하는 도면.
도 2는 전원 구성을 도시하는 도면.
도 3은 IDDQ 테스트 시스템을 도시하는 도면.
본 발명의 목적은 IDDQ 전류를 측정할 수 있기까지의 지연을 최소화하는 전자 회로의 IDDQ 테스트의 수행 방법을 제공하는 것이다.
본 발명의 목적은 테스트 회로의 출력 임피던스를 전류 측정 감도(sensitivity)에 영향을 주지 않고 최적 속도(optimal speed)로 동작하는 전자 회로의 IDDQ 테스트의 수행 방법을 제공하는 것이다.
본 발명의 다른 목적은 대기 공급 전류를 측정하는 데 사용되는 어떠한 전압 강하도 전원 전압의 조정이나 전원 회로의 출력 임피던스에 영향을 미치지 않는 IDDQ 테스트 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 대기 전류의 섬세한 측정(sensitive measurement)을 제공하는 것이다.
청구항 1에서 본 발명에 따르는 방법을 설명한다. 본 발명에 따르면, 테스트용 회로 및 전원 유닛 사이의 접속부의 공진에 기인한 지연 시간을 실질적으로 최소화하기 위하여, 전원 유닛의 출력 임피던스를 테스트용 전자 회로에서 선택된 값으로 프로그램한다. 전자 회로가 상이한 IDDQ 테스트를 수행하도록 각 상태로 설정될 때마다 동일한 타입의 상이한 전자 회로의 일련의 테스트에 대하여, 또는 각 전자 회로마다, 또는 동일한 전자 회로에 대해 수차례 프로그램된 출력 임피던스는 요구된 임피던스 값으로 설정될 수 있다.
청구항 4에서 본 발명에 따르는 시스템을 설명한다. 본 발명에 따르면, 전류 감지 요소(current sensing element)는 외부 전원 소스(external power supply source) 및 전력을 테스트용 전자 회로에 공급하는 전원 조정 회로(power supply regulating circuit) 사이의 전원 라인에서 포함된다. 따라서, 전류 감지 요소에서의 어떤 전압 강하도 조정 회로의 조정 루프(regulating loop)의 외부에 있다. 알려진 IDDQ 테스트 회로와 다르게, 감지 요소는 전원 및 테스트용 전자회로 사이의 접속부에 위치하지 않는다. 따라서, 이는 조정이나 전원 회로의 출력 임피던스에 영향을 미치지 않는다. 전원 회로의 출력 임피던스는 전원 및 테스트용 전자 회로 사이의 LC 공진 회로의 지연을 최소화하기 위하여 감지 요소와 독립적으로 세팅될 수 있다.
한 실시예에서, 전류 소스는 전류 감지 요소와 병렬로 포함되고, 전류 소스를 통과하는 전류는 테스트용 전자 회로에 전류가 흐르지 않을 때 전류 감지 요소를 통해 실질적으로 전류가 흐르지 않는 값으로 조절(adjust)된다. 그러므로 전류 감지 요소로 섬세한 측정을 행할 수 있다.
다른 실시예에서, 테스트용 전자 회로의 공급 기준 단자(supply reference terminal) 및 전원 유닛은 서로에 대해 부동한다(float). 전류 감지 요소는 전자 회로의 기준 단자로부터 전류가 흐르고 이를 감지한다. 따라서, 전자 회로의 공급 기준 단자의 전류는 전류 감지 요소와 테스트용 전자 회로를 통해 전원 유닛으로부터/으로 흐른다. 전류 소스를 통한 전류는 기준 단자들이 서로에 대해 사전 결정된 전압 오프셋(offset)을 갖도록 하기 위해 실질적으로 전원 유닛으로부터 테스트용 전자 회로의 기준 단자까지 어떤 전류도 필요로 하지 않도록 조정한다. 따라서, 전자 회로로의 전류 및 전자 감지 요소를 통한 전류가 실질적으로 동일하도록 보장된다.
또 다른 실시예에서, 전류 소스를 통과하는 전류는 테스트용 전자 회로가 전원으로부터 분리(decouple)되는 캘리브레이션 단계(a calibration phase)에서 조정된다.
또 다른 실시예로, 전원 유닛은 에미터 팔로워 구성(emitter follower configuration) 또는 FET의 경우 소스 팔로워 구성(source follower configuration)으로 전원 출력에 결합하는 트랜지스터를 포함한다. 전류 소스로 트랜지스터를 통과하는 대기 전류를 프로그램 가능한(programmable) 값으로 세팅한다. 이는 전원 유닛의 출력 임피던스의 조절을 허용하며, 예를 들어, 테스트용 전자 회로에의 공진 접속부(resonant connection)의 임계 감쇠에 필요한 값으로 조정한다. 트랜지스터 제어 전극(control electrode)의 전압은 평균적으로 전원 유닛이 사전 결정 출력 전압을 공급하도록 조정된다.
본 발명에 따르는 시스템, 방법, 회로의 상술한 유리한 측면 및 다른 유리한 측면을 첨부한 도면을 통하여 더욱 자세하게 설명할 것이다.
도 1은 공통 기준 단자(a common reference terminal)(100), 외부 전원 전압 소스(external power supply voltage sources)(10a, 10b), 전원 조정 회로(a power supply regulating circuit)(12), 전원 접속부(a power supply connection)(14), 테스트용 전자 회로(an electronic circuit under test)(16), 전류 감지 요소(a current sense element)(18) 및 제어 회로(a control circuit)(104)를 포함하는 IDDQ 테스트 시스템을 도시한다. 전원 전압 소스(10a, 10b) 단자의 전압들은 공통 기준 단자(100)와 관련해 부동한다. 전원 전압 소스(10a, 10b)들은 직렬로 결합한다. 이 직렬 장치의 단자는 각각 조정 회로(12)의 양 공급 단자(positive supply terminal)(11a) 및 음 공급 단자(negative supply terminal)(11b)로 작용한다. 조정 회로(12)의 출력부는 전원 접속부(14)를 통하여 테스트용 전자 회로(16)에 결합한다. 테스트용 전자 회로(16)는 전원 접속부(14) 및 공통 기준 단자(100)의 사이에 결합한다. 전원 접속부(14)는 조정 회로(12)의 출력부와 테스트용 전자 회로(16) 사이에 병렬인 캐패시터(142) 및 테스트용 전자 회로와 직렬인 인덕터(140)를 포함하는 것으로 도시된다. 인덕터(140) 및 캐패시터(142)는 접속부(14)의 전기 효과(electric effect)를 분명히 나타내기 위해 상징적으로 상징적으로(symbolically) 도시한다. 인덕터(140)는 접속부(14)의 배선 인덕턴스(wiring inductance)를 나타냈으며, 캐패시터(142)는 적어도 부분적으로 분리 캐패시턴스(decoupling capacitance) 및 테스트용 전자 회로(16)의 캐패시턴스 작용(capacitive behavior)을 나타낸다.
동작 시에, 조정 회로(12)는 평균적으로 일정한 전압을 테스트용 전자 회로(16)로 공급한다. 피 시험 전자 회로(16)를 테스트하기 위하여, 전류 감지 요소(18)는 테스트용 전자 회로(16)가 안정한 상태에 있을 때, 테스트용 전자 회로(16)로 흐르는(draw) 전류가 사전 결정된 임계 값(predetermined threshold value) 미만인지 여부를 결정한다. 그렇지 않다면, 오류 신호(an error signal)를 생성하며, 테스트용 전자 회로는 불량(faulty)으로 처리된다. 일반적으로, 이러한 다수의 테스트는 매번 상이한 논리 상태(logic state)에서 테스트용 전자 회로(16)로 (명료하게 하기 위해 도 1에는 도시하지 않은 테스트용 전자 회로(16)로의 입력 접속부를 통하여) 제어 회로(104)의 제어 하에 수행된다. 이러한 방식으로, 여기에서 사용한 상이한 논리 상태는 테스트용 전자 회로(16)에 상이한 입력 신호를 가함으로써 또한/또는 테스트용 전자 회로(16)의 메모리 요소(memory element)를 다른 상태로 스위칭함으로써 실행한다.
테스트용 전자 회로(16)가 다른 상태로 스위칭될 때, 조정 회로(12)로부터 일시적으로 공급 전류가 더 많이 흐른다. 상태 변화에 따른 이 전류의 시간 의존성(time dependence)은 캐패시터(142)의 충전에 관련된 시간 의존성과 일치한다. 결국, 전류는 테스트용 전자 회로에 의해 흐르는 대기 전류 레벨로 정착(settle)되나, 전류가 정착되기 전에 시간에 따른 변화(time dependent variation)가 생긴다. IDDQ 측정은 회로가 정착될 때까지, 즉 이 시간 의존성이 끝날 때까지 실질적으로 연기되어야 한다.
인덕터(140) 및 캐패시터(142)의 결합으로 인해, 이 시간에 따른 변화는 조정 회로(12)의 출력 임피던스가 매우 낮을 때 진동하는 특성(oscillatory nature)을 가질 수 있고, 반면 출력 임피던스가 매우 높을 때 긴 RC 충전 시간(long RC charging time)을 가질 수 있다. 바람직하게는, 정착 시간(settling time)은 실질적으로 접속부(14)의 LC 회로 임계 감쇠를 야기하는 R 값으로 조정 회로(12)의 출력 임피던스를 설정함으로써 최소화된다.
R=2sqrt(L/C)
R 값이 정확히 이 값을 가질 때가 최적 조건이나, 물론 R 값의 범위가 최적 값의 근방인 경우 또한 거의 최적으로 실행된다.
일반적으로, L 값, C 값 및 최적 R 값은 테스트용 전자 회로(16)의 특성 및 테스트용 전자 회로(16)에 전력을 공급하는 데 사용하는 접속 배선(connecting wiring)에 의존한다. 동일한 타입의 테스트용 전자 회로(16)들을 테스트하는 경우, 제어 회로(104)는 이들 회로에 대해 적어도 한 번 조정 회로(12)의 출력 임피던스를 실험적으로 결정할 수 있는 실질적인 최적 R 값으로 조정하는 것이 바람직하다.
이러한 상황에서, 최적 조건 값은 테스트용 전자 회로(16)가 스위칭 되는 상태나 테스트용 전자 회로(16)가 스위칭 되는 사이의 상태에 의존할 수 있다. 이러한 경우에, 제어 회로(104)는 새로운 상태로 스위칭할 때, 적어도 이들 상태 사이에 몇 번의 스위칭에 대하여 조정 회로(12)의 임피던스를 다시 프로그램할 수 있다.
조정 회로(12)는 양 및 음 공급 단자(11a, 11b) 사이에 직렬 배열된 제 1 전류 소스(first current source)(128), 트랜지스터(122)의 주된 전류 채널(main current channel of a transistor), 제 2 전류 소스(second current source)(127)를 포함한다. 트랜지스터(122)의 주된 전류 채널 및 제 2 전류 소스(127) 사이의 노드(125)는 조정 회로(12)의 출력단을 형성한다. 제어 회로(104)는 제 2 전류 소스(127)의 제어 입력단(control input)에 결합한다. 또한, 조정 회로(12)는 차동 증폭기(differential amplifier)(120), 캐패시터(capacitance)(126) 및 저항(resistance)(124)을 포함한다. 차동 증폭기(120)는 전원 단자(11a, 11b)로부터 전원을 공급받는다. 기준 전압 소스(reference voltage source)(102)는 공통 기준 단자(100) 및 차동 증폭기의(120) 양 이득 입력단(positive gain input) 사이에 결합한다. 차동 증폭기(120)의 출력단(output)은 트랜지스터(122)의 제어 전극에 결합한다. 조정 회로(12)의 출력부(125)는 저항(124)을 통하여 차동 증폭기(120)의 음 이득 입력단(negative gain input)으로 되돌아서 결합한다. 차동 증폭기(120)의 음 이득 입력단은 캐패시터(126)를 통하여 차동 증폭기(120)의 출력단에 결합한다. 조정 회로(12)는 또한, 전원 소스(10a, 10b) 사이의 노드(11c)에 결합하는 전류 제어 증폭기(current control amplifier)(129)를 포함하여 전원 소스(10a, 10b)를 통과하여 흐르는 전류의 순 차이(net difference)를 감지한다. 전류 제어 증폭기(current control amplifier)(129)의 출력단은 제 1 전류 소스(128)의 제어 입력단에 결합한다. 전류 감지 요소(18)는 공통 기준 단자(100)와, 제 1 전류 소스(128) 및 트랜지스터(122)의 주된 전류 채널 사이의 노드 사이에서 직렬로 연결된 측정 전압 소스(180)와 전류 측정 요소(182)를 포함한다.
동작 시에, 차동 증폭기(12)는 트랜지스터(122)의 제어 전극(control electrode)의 전압을 조정하여 출력단(125) 및 공통 기준 단자(100) 사이의 시간 평균 전압 차(time averaged voltage difference)가 실질적으로 기준 전압 소스(102)의 기준 전압(reference voltage) Vref와 동일하게 한다. 다만, 이는 출력단(125)의 전압이 낮은 주파수 변화인 경우에 적용된다. 높은 주파수(예를 들어, 200Hz 이상)에서, 저항(124) 및 캐패시턴스(126)의 결합은 출력(125)단으로부터 차동 증폭기(120)의 음 이득 입력으로의 피드백 경로(feedback path)를 분리시킨다.
전원(10a, 10b)을 통과하는 전류 사이의 순 차이는 전류 감지 요소(18) 및 접속부(14)에 의해 조정 회로(12)로 공급되거나 조정 회로로부터 흐르는 순 전류(net current)와 동일하다. 전류 제어 증폭기(129)는 제 1 전류 소스(128)에서의 전류를 조정하여, 노드(11c)의 전압을 공통 기준 단자(100)와 동일한 전압으로 가정할 때, 전원(10a, 10b)에서 흐르는 전류 사이의 순 차이가 제로가 되도록 한다. 결과적으로, 전류 감지 요소(18)에 의해 공급되는 측정 전류는 접속부(14)를 통하여 테스트용 전자 회로(16)로 공급되는 전류와 동일하여야 한다. 이 전류는 전류 측정 요소(182)로 측정한다. 전류 측정 요소(182)는 예를 들어, 측정 전류가 흘러 통과하는 저항(도시되지 않음)과 이 저항 양 단의 전압을 임계값과 비교하는 비교기 회로(comparator circuit)(도시되지 않음)를 포함한다. 측정 전류가 대기 상태에서 사전 결정 값을 초과하는 때에 테스트용 전자 회로(16)가 불량으로 처리된다.
제어 회로(104)는 트랜지스터(122)에 의해 출력단(125)에 나타나는 임피던스가 인덕턴스(140) 및 캐패시턴스(142)로 형성된 LC 공진 회로에 의해 가능한 가장 빠른 응답을 하게 하는 임피던스와 실질적으로 동일하도록, 트랜지스터(122)의 주된 전류 채널을 통과하는 대기 전류를 세팅한다. 바람직하게는, 임피던스는 LC 공진 회로를 임계 감쇠하도록 세팅된다. 이러한 목적에 필요한 정확한 임피던스의 값은 테스트용 전자 회로(16) 및 출력단(125)에 연결된 방식, 특히 배선 및 분리 캐패시턴스에 의존한다.
제어 회로(104)는 제 2 전류 소스(127)를 사용하여 트랜지스터(122)에 의해 나타나는 임피던스를 제어한다. 제 2 전류 소스(127)는 대기 상태(quiescent state)에서 트랜지스터(122)의 주된 전류 채널을 통과하는 전류를 실질적으로 결정한다. 바이폴러 트랜지스터(bipolar transistor)(122)의 경우, 이 임피던스 Z는 제 2 공급 소스(127)가 공급하는 전류 I에 역으로 비례한다(실온(room temperature)에서 Z=Vo/I 옴, Vo=0.025 볼트). 트랜지스터(122)로 MOS 트랜지스터를 사용하는 경우, 일반적으로 이 임피던스는 전류 I의 선형 함수(linear function)는 아니지만 전류에 의존한다.
결과적으로, 도 1의 회로에서 제어 회로(104)는 과잉 대기 전류(excess quiescent current)를 검출하는 전류 감지 요소(18)를 통과하는 측정 전류에 영향을 미치지 않고, 제 2 전류 소스(127)를 통과하는 전류에 의해 출력단(125)에서 임피던스를 세팅한다. 전류 감지 요소(18)의 임피던스는 출력단(125)에서 임피던스의 시간-임계 조정(time-critical adjustment)에 영향을 미치지 아니한다. 전류 감지 요소(18)의 전압 강하(voltage drop) 또한 조정 회로(12)의 조정 루프(regulating loop) 동작에는 영향을 주지 않는다.
부동 공급 전압 소스(floating supply voltage source)(10a, 10b)는 배터리나 분리 변압기(separate transformer), 정류 회로(rectifier circuit) 또는 기타 다른 타입의 부동 전압 소스를 사용하여 구현할 수 있다.
도 2는 부동 공급 전압 소스(10a, 10b) 및 전류 제어 증폭기(129)의 실시예를 도시한다. 이러한 실시예에서, 배터리 또는 분리 변압기는 필요하지 않다. 이 실시예는 제 1 전압 소스(primary voltage source)(20a, 20b), 전원 스위치(power supply switch)(22a, 22b), 전원 캐패시터(power supply capacitor)(24a, 24b), 단락 스위치(short circuit switch)(26) 및 적분 증폭기(integrating amplifier)(28)를 포함한다. 또한, 도 2는 양, 음 단자(11a, 11b) 및 제 1 전류 소스(128)를 도시한다. 제 1 전압 소스(20a, 20b)들은 공통 기준(100)에 결합한 하나의 단자를 공유한다. 제 1 전압 소스(20a, 20b)의 다른 단자는 각 전원 스위치(22a, 22b)를 통하여 양, 음 단자(11a, 11b)에 각각 결합한다. 양, 음 단자(11a, 11b)는 각 전원 캐패시터(power supply capacitor)(24a, 24b)를 통하여 공통 단자(11c)에 결합한다. 공통 단자(11c)는 적분 증폭기(28)의 입력에 결합하고, 적분 증폭기의 출력은 제 1 전류 소스(128)의 제어 입력에 결합한다. 단락 스위치(26)는 공통 노드(11c) 및 공통 기준(100) 사이에 포함된다.
동작 시에, 전원 스위치(22a, 22b)는 클럭 회로(clock circuit)(도시되지 않음)의 제어 하에 주기적으로 온/오프로 스위칭한다. 클럭 회로는 다수의 주기적으로 반복되는 클럭 사이클의 위상(phase)을 정의한다. 제 1 위상에서, 전원 캐패시터(24a, 24b)는 전원 스위치(22a, 22b)를 도통(conductive)함으로써 재충전(recharge)되고, 전류 제어 증폭기(28)는 단락 스위치(26)를 도통함으로써 비활성화(deactivate)된다. 제 2 위상에서, 전원 스위치(22a, 22b) 및 단락 스위치(26)는 비도통(non-conductive)된다. 이 제 2 위상에서, 전원 캐패시터(24a, 24b)는 전원 소스(10a, 10b)로 작용하며, 적분 증폭기(28)는 공통 노드(11c)로부터 순 전류를 적분하고, 적분 증폭기는 적분 된 순 전류로부터 제 1 전류 소스(128)에 대한 제어 신호를 발생한다. 제 1 위상 및 제 2 위상 사이 및 그 역의(back) 스위칭 중에, 단락 스위치(26)가 도통되고 전원 스위치(22a, 22b)가 비도통되는 제 3 위상 및 제 4 위상이 발생한다. 제 3, 4 위상은 제 1 전류 소스(128)의 전류 제어가 제 1, 2 위상 사이의 스위칭 중에 글리치의 영향을 받지 않도록 보장한다.
도 3은 테스트 시스템의 제 2 실시예를 도시한다. 도 1의 시스템과 비교하여, 부동 전압 소스(10a, 10b)가 생략되어 있다. 도 3의 실시예에서, 모든 구성 요소는 동일한 외부 전원 소스를 사용하여 동작할 수 있다. 또한, 전류 제어 증폭기(129)도 생략되어 있다. 적분기(30) 및 제 1, 2, 3 스위치(31, 32, 33)가 추가되었다. 제어 회로(35)는 스위치(31, 32, 33)를 제어한다. 제 1 스위치(31)는 테스트용 전자 회로를 출력(125) 또는 기준 전압 소스(102)로 연결한다. 직렬 배열된 제 2 스위치(32) 및 적분 회로(30)는 전류 측정 요소(182)의 출력을 제 1 전류 소스(128)의 제어 입력에 연결한다. 제 3 스위치(33)는 저항(124)과 직렬로 연결된다.
동작 시에, 회로는 여러 단계로 동작한다. 캘리브레이션 단계(calibrating phase) 중에, 제 1 스위치(31)는 테스트용 전자 회로(16)를 기준 전압 소스(102)에 연결한다. 제 2 스위치(32)는 도통되고, 이는 적분기(30)가 제 1 전류 소스(128)를 통과하는 전류를 제어하여 전류 감지 요소(18)로 어떠한 전류도 흐르지 않게 한다. 제 3 스위치(33)는 도통되어 출력(125)이 기준 전압 소스(102)의 전압 레벨에 있게 한다.
측정 단계(measuring phase)에서, 제 1 스위치(31)는 테스트용 전자 회로(16)를 출력(125)에 연결한다. 제 2, 3 스위치(32, 33)는 비도통(non-conductive)된다. 이러한 측정 단계에서, 테스트용 전자 회로(16)로의 전류와 동일한 전류가 전류 감지 요소(18)를 통하여 흐른다. 회로를 테스트하기 위하여, 전류 감지 요소(18)는 IDDQ 전류가 측정되어야 하는 때에 전류를 감지한다.
상술한 실시예는 발명을 제한하는 것이 아니라 발명을 설명하는 것으로, 당업자라면 첨부된 청구항 범주에서 벗어나지 않는 다양한 다른 실시예를 설계할 수 있을 것이다. 청구항에서, 괄호 사이의 어떠한 참조 번호도 청구항을 제한하는 것으로 해석되지 않는다. "포함"은 청구항에 나열되지 않는 요소 또는 단계를 배제하지 않는다. 단수 표현은 이러한 복수 개의 요소를 배제하는 것은 아니다. 본 발명은 여러 개별 요소(distinct element)를 포함하는 하드웨어에 의하여 구현될 수 있다. 수개의 수단을 열거하는 장치 청구항에서, 이러한 수개의 수단은 하나의 동일한 품목의 하드웨어에 의해 실시될 수 있다. 어떤 수단(measure)이 서로 상이한 종속항에서 인용된다는 사실만으로 이러한 수단의 조합이 유리하게 사용될 수 없다는 것을 의미하지 않는다.

Claims (9)

  1. 전자 회로의 IDDQ 테스트를 수행하는 방법에 있어서,
    전원 유닛을 사용하여 상기 전자 회로에 전원 전류를 공급하는 단계와,
    상기 전원 유닛의 출력 임피던스를 상기 전자 회로에 대해 선택된 값 - 상기 값은 상기 전원 유닛과 상기 전자 회로 사이의 접속부를 포함하는 공진 회로가 실질적으로 임계 감쇠(critically dampened)하도록 선택함 - 으로 조정하는 단계,
    상기 출력 임피던스에 영향을 주는 상기 전원 유닛 부분의 바깥쪽에서, 전력을 상기 테스트용 전자 회로에 공급하는 전원 조정 회로와 외부 전원 사이에서 상기 전자 회로에 공급되는 전류 값을 측정하는 전류 감지 요소로 IDDQ 전류를 측정하는 단계를
    포함하는 IDDQ 테스트 방법.
  2. 제 1 항에 있어서,
    상기 전원 유닛은 적어도 IDDQ 전류 측정 중에 상기 전자 회로에 인가되는 공급 전압을 조정하는 조정 루프(a regulating loop)를 포함하며, 상기 측정 단계는 상기 전자 회로로 조정된 전압을 제공하기 위해 상기 전원 유닛의 입력 공급 전류(an incoming supply current)에 대해 수행하는 IDDQ 테스트 방법.
  3. 제 1 항에 있어서,
    추가 입력 공급 전류(a further incoming supply current)를 상기 입력 공급 전류와 병렬로 상기 전원 유닛에 공급하고,
    상기 방법은 상기 전원 유닛이 소모하는 소모 전류(a consumed current)와 동일한 레벨로 상기 추가 입력 공급 전류를 조정하는 단계를 포함하는
    IDDQ 테스트 방법.
  4. IDDQ 테스트 시스템에 있어서,
    테스트용 전자 회로와,
    상기 테스트용 전자 회로에 결합되는 전원 출력단과, 상기 테스트용 전자 회로에 인가된 전원 전압을 조정하는 조정 루프와 전원 전압을 공급하기 위한 자신의 입력 공급 전류(an incoming supply current)를 수신하는 전류 입력단을 구비하는 전원 유닛과,
    적어도 상기 입력 공급 전류의 일부분을 측정하고 상기 입력 공급 전류의 일부분의 레벨에 따라 IDDQ 오류 신호를 발생시키는 전류 감지 요소
    를 포함하는 IDDQ 테스트 시스템.
  5. 제 4 항에 있어서,
    상기 전류 감지 요소와 병렬로 상기 전원 유닛의 전류 입력단에 결합되는 제 1 전류 소스와,
    상기 제 1 전류 소스가 공급하는 상기 입력 공급 전류의 다른 일부분을 상기 전원 유닛이 소모하는 소모 전류의 레벨로 조정하는 조절 회로(an adjustment circuit)
    를 포함하는 IDDQ 테스트 시스템.
  6. 제 4 항에 있어서,
    상기 전원 유닛은,
    제어 입력단(control input) 및 상기 전류 입력단과 상기 테스트용 전자 회로에 결합된 출력단 사이에 결합된 주 전류 채널을 구비하는 트랜지스터와,
    상기 트랜지스터의 주 전류 채널을 통한 대기 전류를 프로그램 가능한 값으로 실질적으로 세팅하도록 하기 위해 상기 출력단에 결합되는 프로그램 가능한 전류 소스와,
    상기 트랜지스터의 제어 입력부와 출력부 사이에 결합되어, 소스 팔로워(source follower) 또는 에미터 팔로워(emitter follower)로 동작하는 상기 트랜지스터로 상기 출력단의 전압을 조정하는 피드백 회로(feedback circuit)
    를 포함하는 IDDQ 테스트 시스템.
  7. 제 4 항에 있어서,
    상기 전원 유닛은,
    공통 기준 접속부(common reference connection) - 상기 테스트용 전자 회로는 상기 전원 유닛의 출력단으로부터 상기 공통 기준 접속부로 대기 전원 전류를 통하게 하고, 상기 전류 감지 요소는 상기 전류 입력단과 상기 공통 기준 접속부 사이에 결합됨 - 와,
    적어도 잠시 동안 상기 공통 기준 접속부에 대해 부동하는(float) 제 1 및 제 2 전원의 직렬 장치 - 상기 전원 유닛은 상기 직렬 배열 단들로부터 전원을 공급받음 - 와,
    상기 전류 감지 요소와 병렬로 상기 전원 유닛의 전류 입력단과 결합되는 추가 전류 소스 - 상기 제 1 전류 소스는 상기 직렬 장치 중 하나로부터 전류를 공급받음 - 와,
    제 1 및 제 2 전원 사이의 노드와 상기 공통 기준 접속부의 전류 패스 및 상기 추가 전류 소스의 제어 입력단에 결합되는 출력단을 구비하여, 상기 전류 패스로 실질적으로 전류가 흐르지 않도록 상기 추가 전류 소스를 통과하는 전류를 조정하는 전류 제어 회로
    를 포함하는 IDDQ 테스트 시스템.
  8. 제 4 항에 있어서,
    상기 전원 유닛은,
    상기 전류 감지 요소와 병렬로 상기 전원 유닛의 전류 입력단에 결합되는 추가 전류 소스 - 상기 제 1 전류 소스는 상기 직렬 장치 중 하나로부터 전류를 공급받음 - 와,
    상기 추가 전류 소스의 제어 입력단에 결합되는 출력단을 가지며, 상기 테스트용 전자 회로가 상기 전원 유닛의 출력부에서 분리되는 캘리브레이션 단계(a calibration phase) 중에 상기 전류 감지 요소를 통하여 실질적으로 어떤 전류도 흐르지 않도록 상기 추가 전류 소스를 통과하는 전류를 조정하는 전류 제어 회로(a current control circuit)
    를 포함하는 IDDQ 테스트 시스템.
  9. IDDQ 테스트 장치에 있어서,
    테스트용 전자 회로에 연결된 전원 출력부(a power supply output)와,
    상기 전원 출력부에 결합된 전원 출력단을 가지며, 테스트용 전자 회로에 인가되는 전원 전압을 조정하는 조정 루프, 전원 전압을 공급하기 위한 자신의 입력 공급 전류를 수신하는 전류 입력단을 구비하는 전원 유닛과,
    적어도 상기 입력 공급 전류의 일부분을 측정하고 상기 입력 공급 전류의 일부분의 레벨에 따라 IDDQ 오류 신호를 발생시키는 전류 감지 요소
    를 포함하는 IDDQ 테스트 장치.
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