KR20050039952A - 박막 트랜지스터 표시판 및 그의 제조 방법 - Google Patents

Abstract

본 발명의 실시예에 따른 박막 트랜지스터 표시판은 절연 기판, 절연 기판 위에 형성되어 있으며 소스 영역, 채널 영역, 드레인 영역 및 저농도 도핑 영역을 가지는 다결정 규소층, 다결정 규소층 위에 형성되어 있는 게이트 절연막, 게이트 절연막 위에 형성되어 있으며 채널 영역 및 저농도 도핑 영역과 중첩하는 제1 도전체 패턴과 제1 도전체 패턴 위에 제1 도전체 패턴보다 좁게 형성되는 제2 도전체 패턴으로 이루어지는 게이트선, 게이트선 위에 형성되며 각각 소스 영역 및 드레인 영역을 노출하는 접촉구를 가지는 제1 층간 절연막, 제1 층간 절연막 위에 형성되며 접촉구를 통해 소스 영역과 연결되는 소스 전극을 가지는 데이터선, 제1 층간 절연막 위에 형성되며 접촉구를 통해 드레인 영역과 연결되는 드레인 전극, 데이터선 및 드레인 전극 위에 형성되며 드레인 전극을 노출하는 접촉구를 가지는 제2 층간 절연막, 제2 층간 절연막 위에 형성되며 드레인 전극과 연결되어 있는 화소 전극을 포함한다.

Description

박막 트랜지스터 표시판 및 그의 제조 방법{Thin film transistor array panel and Manufacturing method thereof}

본 발명은 박막 트랜지스터 표시판 및 그의 제조 방법에 관한 것으로, 특히 반도체층으로 다결정 규소를 이용한 박막 트랜지스터 표시판 및 그의 제조 방법에 관한 것이다.

박막 트랜지스터 표시판(Thin Film Transistor, TFT)은 액정 표시 장치나 유기 EL(Electro Luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다. 박막 트랜지스터 표시판은 주사 신호를 전달하는 주사 신호선 또는 게이트선과 화상 신호를 전달하는 화상 신호선 또는 데이터선이 형성되어 있고, 게이트선 및 데이터선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극 등을 포함하고 있다.

박막 트랜지스터는 게이트선에 연결되어 있는 게이트 전극과 채널을 형성하는 반도체층, 데이터선에 연결되어 있는 소스 전극과 반도체층을 중심으로 소스 전극과 마주하는 드레인 전극 등으로 이루어진다. 박막 트랜지스터는 게이트선을 통하여 전달되는 주사 신호에 따라 데이터선을 통하여 화소 전극에 전달되는 화상 신호를 제어하는 스위칭 소자이다.

이때, 반도체층은 비정질 규소 또는 다결정 규소 등으로 이루어지며, 게이트 전극과의 상대적인 위치에 따라 박막 트랜지스터는 탑 게이트(top gate) 방식과 바텀 게이트(bottom gate) 방식으로 나눌 수 있다. 다결정 규소 박막 트랜지스터 표시판의 경우, 게이트 전극이 반도체층의 상부에 위치하는 탑 게이트 방식이 주로 이용된다.

탑게이트 방식은 박막 트랜지스터의 구동 속도가 바텀 게이트 방식 보다 훨씬 빠르기 때문에 화소 영역의 박막 트랜지스터와 함께 이를 동작시키기 위한 구동 회로를 같이 형성할 수 있는 장점이 있는 반면, 펀치 쓰루 등의 문제점이 발생하여 반도체층에 저농도 도핑 영역을 형성한다.

저농도 도핑 영역은 반도체층의 채널 영역과 소스 영역 및 드레인 영역을 형성한 다음 그들 사이에 형성한다. 즉, 이온 주입 챔버 내에서 반도체층의 채널 영역과 소스 영역 및 드레인 영역을 형성한 다음 기판을 이온 주입 챔버 밖으로 언로딩하여 기판 위에 저농도 도핑 영역을 정의하는 마스크를 형성한다. 그리고 이온 주입 챔버로 저농도 도핑 영역을 정의하는 마스크가 형성되어 있는 기판을 재로딩하여 반도체층의 채널 영역과 소스 영역 및 드레인 영역 사이에 저농도 도핑 영역을 형성한다.

그러나, 반도체층에 저농도 도핑 영역을 형성하기 위해서는 저농도 도핑 영역을 형성하기 위한 사진 식각 공정과, 소스 및 드레인 영역의 고농도 도핑 영역을 형성하기 위한 사진 식각 공정을 각각 필요로 하기 때문에 공정 시간이 길어지게 되어 제조 수율이 떨어지게 된다.

또한, 사진 식각 공정시 미스 얼라인에 의한 소스 영역과 드레인 영역에 인접한 저농도 도핑 영역의 크기가 달라져 박막 트랜지스터의 특성이 저하되는 문제점이 있다.

상기한 문제점을 해결하기 위한 본 발명은 저농도 도핑 영역을 형성하기 위한 공정을 간소화하면서도, 정확한 크기의 저농도 도핑 영역을 형성하여 고품질의 박막 트랜지스터 표시판 및 그의 제조 방법을 제공하는 것이다.

이러한 과제를 달성하게 위해 본 발명에서는 다음과 같은 박막 트랜지스터 표시판 및 그의 제조 방법을 마련한다.

보다 상세하게, 절연 기판, 절연 기판 위에 형성되어 있으며 소스 영역, 채널 영역, 드레인 영역 및 저농도 도핑 영역을 가지는 다결정 규소층, 다결정 규소층 위에 형성되어 있는 게이트 절연막, 게이트 절연막 위에 형성되어 있으며 채널 영역 및 저농도 도핑 영역과 중첩하는 제1 도전체 패턴과 상기 제1 도전체 패턴 위에 제1 도전체 패턴보다 좁게 형성되는 제2 도전체 패턴으로 이루어지는 게이트선, 게이트선 위에 형성되며 각각 소스 영역 및 드레인 영역을 노출하는 접촉구를 가지는 제1 층간 절연막, 제1 층간 절연막 위에 형성되며 접촉구를 통해 소스 영역과 연결되는 소스 전극을 가지는 데이터선, 제1 층간 절연막 위에 형성되며 접촉구를 통해 드레인 영역과 연결되는 드레인 전극, 데이터선 및 드레인 전극 위에 형성되며 드레인 전극을 노출하는 접촉구를 가지는 제2 층간 절연막, 제2 층간 절연막 위에 형성되며 드레인 전극과 연결되어 있는 화소 전극을 포함하는 박막 트랜지스터 표시판을 마련한다.

다른 방법으로는 절연 기판, 절연 기판 위에 형성되어 있으며, 소스 영역, 드레인 영역, 저농도 도핑 영역 및 채널 영역을 가지는 다결정 규소층, 다결정 규소층 위에 형성되어 있는 게이트 절연막, 게이트 절연막 위에 형성되어 있으며 채널 영역 및 저농도 도핑 영역과 중첩하는 제1 도전체 패턴과 제1 도전체 패턴 위에 제1 도전체 패턴보다 폭이 좁게 형성되는 제2 도전체 패턴으로 이루어지는 게이트선, 이웃하는 게이트선 사이에 일정거리 떨어져 위치하며 게이트선과 수직한 방향으로 신장되어 있는 데이터 금속편, 게이트선 및 데이터 금속편 위에 형성되어 있는 층간 절연막, 층간 절연막 위에 형성되며 게이트선과 교차하여 데이터 금속편을 접촉구를 통해 전기적으로 연결하는 데이터 연결부, 층간 절연막 위에 형성되며 접촉구를 통해 드레인 영역과 연결되어 있는 화소 전극을 포함하는 박막 트랜지스터 표시판을 마련한다.

상기한 다른 목적을 달성하기 위하여 본 발명은 절연 기판 위에 다결정 규소층을 형성하는 단계, 다결정 규소층 위에 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 제1 도전막, 제2 도전막을 차례로 적층하여 이중 도전막을 형성하는 단계, 이중 도전막 위에 감광막 패턴을 형성하는 단계, 감광막 패턴을 마스크로 이중 도전막을 식각하여 다결정 규소층과 일부분이 중첩하는 제1 도전막 패턴 및 제2 도전막 패턴을 가지는 이중 도전막 패턴을 형성하는 단계, 감광막 패턴을 마스크로 제2 도전막 패턴의 측벽을 과도 식각하여 제2 도전막 패턴의 폭을 축소하는 단계, 제1 및 제2 도전막 패턴을 마스크로 다결정 규소층의 소정 영역에 불순물을 소정의 농도로 도핑하여 소스 영역, 채널 영역, 드레인 영역 및 저농도 도핑 영역을 형성하는 단계, 다결정 반도체층을 덮으며 제1 및 제2 접촉구를 가지는 제1 층간 절연막을 형성하는 단계, 제1 층간 절연막 위에 제1 접촉구를 통해 소스 영역과 연결되는 소스 전극을 가지는 데이터선과 제2 접촉구를 통해 드레인 영역과 연결되는 드레인 전극을 형성하는 단계, 데이터선 및 드레인 전극을 덮으며 제3 접촉구를 가지는 제2 층간 절연막을 형성하는 단계, 제2 층간 절연막 위에 제3 접촉구를 통하여 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법을 마련한다..

다른 방법으로는 절연 기판 위에 다결정 규소층을 형성하는 단계, 다결정 규소층 위에 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 제1 도전막, 제2 도전막을 차례로 적층하여 이중 도전막을 형성하는 단계, 이중 도전막 위에 감광막 패턴을 형성하는 단계, 감광막 패턴을 마스크로 이중 도전막을 식각하여 다결정 규소층과 일부분이 중첩하는 제1 도전막 패턴 및 제2 도전막 패턴을 가지는 이중 도전막 패턴을 형성하는 단계, 감광막 패턴을 마스크로 제2 도전막 패턴의 측벽을 과도 식각하여 제2 도전막 패턴의 폭을 축소하는 단계, 제1 및 제2 도전막 패턴을 마스크로 다결정 규소층의 소정 영역에 불순물을 소정의 농도로 도핑하여 소스 영역, 채널 영역, 드레인 영역 및 저농도 도핑 영역을 형성하는 단계, 다결정 규소층 위에 제1 내지 제3 접촉구를 가지는 층간 절연막을 형성하는 단계, 층간 절연막 위에 제1 접촉구를 통하여 소스 영역과 연결되고 제3 접촉구를 통하여 데이터 금속편과 연결되는 데이터 연결부 및 제2 접촉구를 통하여 드레인 영역과 연결되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법을 마련한다.

여기서 제1 도전막은 알루미늄 계열의 금속을 사용하여 형성하고, 제2 도전막은 몰리브덴 계열의 금속을 사용하여 형성하는 것이 바람직하다.

또한, 감광막 패턴을 마스크로 상기 이중 도전막을 식각하여 상기 다결정 규소층과 일부분이 중첩하는 제1 도전막 패턴 및 제2 도전막 패턴을 가지는 이중 도전막 패턴을 형성하는 단계에서 사용하는 식각제는 알루미늄 계열의 금속 식각용 식각제를 사용하는 것이 바람직하다.

또한 감광막 패턴을 마스크로 상기 제2 도전막의 측벽을 과도 식각하는 단계에서 사용하는 식각제는 크롬 계열의 금속을 식각하는 식각제를 사용하는 사용하는 것이 바람직하다.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.

그러면 도면을 참고로 하여 본 발명의 실시예에 따른 박막 트랜지스터 표시판에 대하여 도면을 참고로 하여 상세하게 설명한다.

도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 II-II 선을 따라 잘라 도시한 단면도이다.

도 1 및 도 2에 도시한 바와 같이, 투명한 절연 기판(110) 위에 산화 규소 또는 질화 규소로 이루어진 차단층(111)이 형성되어 있고, 차단층(111) 위에 소스 영역(153), 드레인 영역(155), 채널 영역(154) 및 저농도 도핑 영역(152)이 포함된 다결정 규소층(150)이 형성되어 있다.

다결정 규소층(150)을 포함하는 기판(110) 위에는 게이트 절연막(140)이 형성되어 있다.

그리고 게이트 절연막(140) 위에는 일 방향으로 긴 게이트선(121)이 형성되어 있고, 게이트선(121)의 일부가 연장되어 다결정 규소층(150)의 채널 영역(154) 및 저농도 도핑 영역(152)과 중첩되어 있으며, 중첩되는 게이트선(121)의 일부분은 박막 트랜지스터의 게이트 전극(124)으로 사용된다.

또한, 화소의 유지 용량을 증가시키기 위한 유지 전극선(131)이 게이트선(121)과 평행하며, 동일한 물질로 동일한 층에 형성되어 있다. 다결정 규소층(150)과 중첩하는 유지 전극선(131)의 일 부분은 유지 전극(133)이 되며, 유지 전극(133)과 중첩하는 다결정 규소층(150)은 유지 전극 영역(157)이 된다. 게이트선(121)의 한쪽 끝부분은 외부 회로와 연결하기 위해서 게이트선(121) 폭보다 넓게 형성(도시하지 않음)할 수 있다.

여기서 게이트선(121) 및 유지 전극선(131)은 제1 도전체 패턴(121a, 124a, 131a, 133a)과, 제1 도전체 패턴(121a, 124a, 131a, 133a) 위에 형성되어 있으며 그보다 작은 폭을 가지는 제2 도전체 패턴(121b, 124b, 131b, 133b)으로 이루어진다. 이때 게이트선(121)의 제1 도전체 패턴(121a)은 채널 영역(154) 및 저농도 도핑 영역(152)과 중첩하고, 제2 도전체 패턴(121b)은 채널 영역(154)과 중첩한다.

게이트선(121) 및 유지 전극선(131)이 형성되어 있는 게이트 절연막(140) 위에 제1 층간 절연막(601)이 형성되어 있다. 제1 층간 절연막(601)은 소스 영역(153)과 드레인 영역(155)을 각각 노출하는 제1 및 제2 접촉구(141, 142)를 포함하고 있다.

제1 층간 절연막(601) 위에 게이트선(121)과 교차하여 화소 영역을 정의하는 데이터선(171)이 형성되어 있다. 데이터선(171)의 일부분 또는 분지형 부분은 제1 접촉구(141)를 통해 소스 영역(153)과 연결되어 있으며 소스 영역(153)과 연결되어 있는 부분(173)은 박막 트랜지스터의 소스 전극(173)으로 사용된다. 데이터선(171)의 한쪽 끝부분은 외부 회로와 연결하기 위해서 데이터선(171) 폭보다 넓게 형성(도시하지 않음)할 수 있다.

그리고 데이터선(171)과 동일한 층에는 소스 전극(173)과 일정거리 떨어져 형성되어 있으며 제2 접촉구(142)를 통해 드레인 영역(155)과 연결되어 있는 드레인 전극(175)이 형성되어 있다.

드레인 전극(175) 및 데이터선(171)을 포함하는 제1 층간 절연막(601) 위에 제2 층간 절연막(602)이 형성되어 있다. 제2 층간 절연막(602)은 드레인 전극(175)을 노출하는 제3 접촉구(143)를 가진다.

제2 층간 절연막(602) 위에는 제3 접촉구(143)를 통해 드레인 전극(175)과 연결되어 있는 화소 전극(190)이 형성되어 있다.

이상 기술한 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 첨부한 도면을 참조하여 상세히 설명한다.

도 3, 도 8, 도 10 및 도 12는 각각 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 본 발명의 제1 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이고, 도 4는 도 3의 박막 트랜지스터 표시판을 IV-IV 선을 따라 잘라 도시한 단면도이고, 도 5는 도 3의 박막 트랜지스터 표시판을 IV-IV 선을 따라 잘라 도시한 단면도로서 도 4 다음 단계에서의 도면이고, 도 6은 도 3의 박막 트랜지스터 표시판을 IV-IV 선을 따라 잘라 도시한 단면도로서 도 5 다음 단계에서의 도면이고, 도 7은 도 3의 박막 트랜지스터 표시판을 IV-IV 선을 따라 잘라 도시한 단면도로서 도 6 다음 단계에서의 도면이고, 도 9는 도 8의 박막 트랜지스터 표시판을 IX-IX' 선을 따라 잘라 도시한 단면도이고, 도 11은 도 10의 박막 트랜지스터 표시판을 XI-XI' 선을 따라 잘라 도시한 단면도이고, 도 13은 도 12의 박막 트랜지스터 표시판을 XIII-XIII' 선을 따라 잘라 도시한 단면도이다.

먼저 도 3 및 도 4에 도시한 바와 같이, 투명한 절연 기판(110) 위에 차단층(111)을 형성한다. 이때 사용되는 투명 절연 기판(110)으로는 유리, 석영 또는 사파이어 등을 사용할 수 있으며, 차단층(111)은 산화 규소(SiO2) 또는 질화 규소(SiNx)를 증착하여 형성한다. 그리고 차단층(111) 위에 비정질 규소를 증착하여 비정질 규소막을 형성한다.

이후 비정질 규소막을 레이저 열처리(laser annealing), 로 열처리(furnace annealing) 또는 고상 결정화 공정을 통하여 비정질 규소를 결정화한 후 사진 식각 방법으로 패터닝하여 다결정 규소층(150)을 형성한다. 고상 결정화 공정시에 레이저가 조사되는 영역이 중복되는 부분에서 돌기가 발생할 수 있다. 이러한 돌기가 저농도 도핑 영역(152)에 위치할 수 있으나 후술하는 공정에 의해 게이트 전극(124b) 아래에 저농도 도핑 영역(152)이 형성되어 있으므로 게이트 전극에 의한 전기장이 증가하여 돌기로 인한 영향을 최소화할 수 있다.

이어 도 5에 도시한 바와 같이, 다결정 규소층(150) 위에 질화 규소 또는 산화 규소 등의 절연 물질을 증착하여 게이트 절연막(140)을 형성한 다음 게이트 절연막(140) 위에 제1 도전막(50a) 및 제2 도전막(50b)을 차례로 적층한다. 이때, 제1 도전막(50a)은 알루미늄 계열의 금속 예를 들어, Al-Nd 등의 금속을 사용하여 형성하며, 제2 도전막(50b)은 몰리브덴 계열의 금속 예를 들어, 몰리브덴 텅스텐(MoW) 등의 금속을 사용한다. 또한, 제1 도전막(50a)의 두께는 약 500~1500Å의 두께로 증착하며, 가장 바람직하게는 1000Å의 두께로 증착하여 후술하는 공정에 의하여 다결정 규소층(150)의 소정 영역에 도전형 불순물을 도핑 시 장애물 역할하여 도전형 불순물을 저농도로 도핑 시킬 수 있다.

그리고 제2 도전막(50b) 위에 감광막을 도포한 다음 현상하여 감광막 패턴(41, 42)을 형성한다.

도 6에 도시한 바와 같이, 감광막 패턴(41, 42)을 마스크로 알루미늄 계열의 금속을 식각하는 식각제를 사용하여 제1 도전막(50a) 및 제2 도전막(50b)을 차례로 식각하여 이중막 패턴(55, 56)을 형성한다. 이때, 이중막 패턴(55, 56)은 다결정 규소층(150)과 일부분이 중첩하며 제1 도전막(50a)으로 이루어진 제1 도전막 패턴(121a, 124a, 131a, 133a)과 제1 도전막 패턴(121a, 124a, 131a, 133a)과 같은 패턴으로 형성되어 있으며 제2 도전막(50b)으로 이루어진 도전막 패턴(50b)으로 이루어진다.

이어 도 7에 도시한 바와 같이, 감광막 패턴(41, 42)을 마스크로 알루미늄 계열의 금속과 몰리브덴 텅스텐등의 금속과 10:1의 선택비를 가지는 크롬(Cr) 계열의 금속을 식각하는 식각제를 사용하여 도전막 패턴(50b)의 측벽을 과도 식각하여 제2 도전막 패턴(121b, 121b, 131b, 133b)을 형성한다. 이때, 제1 도전막 패턴(121a, 124a, 131a, 133a)은 제2 도전막 패턴(121b, 124b, 131b, 133b)에 대하여 10:1의 선택비를 가지는 크롬(Cr) 계열의 금속을 식각하는 식각제를 사용하여 제2 도전막 패턴(121b, 124b, 131b, 133b) 패터닝 시 식각 영향을 받지 않는다.

그리고 도 8 및 도 9에 도시한 바와 같이, 다결정 규소층(150)에 N형 도전형 불순물을 도핑하여 소스 영역(153), 채널 영역(154), 드레인 영역(155) 및 저농도 도핑 영역(152)을 동시에 형성한다. 여기서 N형 도전형 불순물은 10~20kV의 에너지로 약 1E15~6E15 개/㎤ 의 도즈량으로 도핑한다. 이때, 게이트 전극(124)의 제1 도전막 패턴(124a) 아래에는 제1 도전막 패턴(124a)이 장애물 역할을 하여 저농도로 도핑되어 저농도 도핑 영역(152)을 형성하며, 게이트 전극(124)으로 가려지지 않은 다결정 규소층(150)의 소정 영역에는 고동도로 도핑되어 소스 영역(153) 및 드레인 영역(155)을 형성한다. 또한, 채널 영역(154)은 게이트 전극(124)의 제1 도전막 패턴(124a) 및 제2 도전막 패턴(124b) 아래에 위치하여 불순물이 도핑되지 않은 영역으로 소스 영역(153)과 드레인 영역(155)을 분리한다.

또한, 다결정 규소층(150)과 유지 전극선(131)의 길이 및 폭의 차이 때문에 유지 전극선(131) 바깥에 노출되는 다결정 규소층(150A)이 생길 수 있다. 이들 영역도 도핑되어 있으며 유지 전극 영역(157)에 인접하며 드레인 영역(155)과는 분리되어 있다.

다음, 도 10 및 도 11에 도시한 바와 같이, 다결정 규소층(150)을 덮도록 기판 전면에 절연 물질을 적층하여 제1층간 절연막(601)을 형성한다. 이후 제1층간 절연막(601)에 사진 식각 방법으로 소스 영역(153)과 드레인 영역(155)을 노출하는 제1 접촉구(141) 및 제2 접촉구(142)를 형성한다.

그런 다음 제1 접촉구(141) 및 제2 접촉구(142) 내부를 포함하여 제1층간 절연막(601) 위에 데이터 금속막을 형성한 후 패터닝하여 데이터선(171)과 드레인 전극(175)을 형성한다. 데이터선(171)은 제1 접촉구(141)를 통해 소스 영역(153)과 연결하고, 드레인 전극(175)은 제2 접촉구(142)를 통해 드레인 영역(155)과 연결한다.

데이터선(171)은 알루미늄 또는 알루미늄 네오디뮴(AlND)과 같은 알루미늄 함유 금속의 단일층이나 알루미늄 합금층, 크롬(Cr) 또는 몰리브덴(Mo) 합금층 등으로 이루어지는 복수층의 도전 물질을 증착하여 데이터 금속막을 형성한 후 패터닝하여 형성한다. 데이터선(171) 및 드레인 전극(173)의 절단면은 상부층과의 밀착성을 위해서 일정한 경사를 가지도록 형성하는 것이 바람직하다.

도 12 및 도 13에 도시한 바와 같이, 데이터선(171) 및 드레인 전극(175)을 포함하여 제1층간 절연막(601) 위에 절연 물질을 적층하여 제2 층간 절연막(602)을 형성한다. 이후 제2 층간 절연막(602)에 사진 식각 방법으로 드레인 전극(175)을 노출하는 제3 접촉구(143)를 형성한다.

도 1 및 도 2에 도시한 바와 같이, 제3 접촉구(143) 내부를 포함하는 제2 층간 절연막(602) 위에 투명한 물질인 ITO(indium tin oxide), IZO(indium zinc oxide) 등을 증착한 후, 이를 패터닝하여 화소 전극(190)과 게이트선 또는 데이터선의 한쪽 끝부분과 연결되는 접촉 보조 부재(도시하지 않음)를 형성한다. 화소 전극(190)은 제3 접촉구(143)를 통해 드레인 전극(175)과 연결한다. 접촉 보조 부재는 제1 및 2 층간 절연막(601, 602)에 걸쳐 형성되어 있는 제4 접촉구(도시하지 않음), 제1 및 제2 층간 절연막(601, 102)과 게이트 절연막(140)에 걸쳐 형성되어 있는 제5 접촉구(도시하지 않음)를 통해 각각 데이터선(171) 및 게이트선(121)의 한쪽 끝부분과 연결한다.

그러면, 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판에 대하여 도 14 및 도 15를 참고로 하여 상세히 설명한다.

제2 실시예에서는 동일 물질로 데이터 연결부(171)와 화소 전극(190)을 동일층에 형성하고 화소 전극(190)과 데이터 연결부(171)를 다결정 규소층(150)의 소스 및 드레인 영역(153, 155)에 각각 연결하기 위한 접촉구들(141, 142)을 동시에 형성하기 때문에 제1 실시예에 비해 마스크 수를 줄일 수 있다.

좀더 구체적으로 설명하면 도 14 및 도 15에 도시된 바와 같이, 투명한 절연 기판(110) 위에 차단층(111)이 형성되어 있고, 차단층 위에 소스 영역(153), 드레인 영역(155), 채널 영역(154) 및 저농도 도핑 영역(152)을 포함하는 다결정 규소층(150)이 형성되어 있다. 그리고 다결정 규소층(150)을 포함하는 기판(110) 위에 게이트 절연막(140)이 형성되어 있다.

게이트 절연막(140) 위에는 가로 방향으로 긴 게이트선(121)이 형성되어 있다. 게이트선(121)의 일부분 또는 분지형 부분은 다결정 규소층(150)과 일부 중첩되며 게이트 전극(124)으로 사용된다.

게이트선(121a, 121b)의 한쪽 끝부분은 외부 회로(도시하지 않음)로부터 주사 신호를 인가 받기 위해 게이트선(121) 폭보다 확대 형성(도시하지 않음)할 수 있다.

또, 유지 전극선(131)이 게이트선(121)과 일정거리 떨어져 형성되며 평행하게 위치하도록, 게이트선(121)과 동일한 물질로 동일한 층에 형성되어 있다. 다결정 규소층(150)과 중첩되는 유지 전극선(131)의 일 부분은 유지 전극(133)이 되며, 유지 전극(133) 아래에 위치한 다결정 규소층(150)은 유지 전극 영역(157)이 된다.

그리고 게이트선(121)과 일정 거리 떨어져 형성되어 있으며 게이트선(121)과 수직한 방향으로 신장되며, 게이트선(121)과 동일한 층에 데이터 금속편(171)이 형성되어 있다. 데이터 금속편(171)은 인접한 두 게이트선(121) 사이에 게이트선(121)과 연결되지 않도록 형성되어 있다. 또, 데이터 금속편(171)은 외부 회로(도시하지 않음)로부터 화상 신호를 인가 받기 위해 가장 바깥에 위치한 한 행의 데이터 금속편(171)의 한쪽 끝부분을 확대 형성할 수 있다.

여기서 게이트선(121), 유지 전극선(131) 및 데이터 금속편(171)은 제1 도전막 패턴(121a, 124a, 131a, 133a, 171a)과, 제1 도전막 패턴(121a, 124a, 131a, 133a, 171a) 위에 형성되어 있으며 제1 도전막 패턴(121a, 124a, 131a, 133a, 171a) 보다 작은 폭을 가지는 제2 도전막 패턴(121b, 124b, 131b, 133b, 171b)으로 이루어진다.

이때 게이트 전극(124)의 제1 도전막 패턴(124a)은 채널 영역(154) 및 저농도 도핑 영역(152)과 중첩하고 제2 도전막 패턴(124b)은 채널 영역(154)과 중첩하고 있다.

게이트선(121), 유지 전극선(131) 및 데이터 금속편(171)을 포함하는 게이트 절연막(140) 위에는 층간 절연막(160)이 형성되어 있다.

층간 절연막(160) 위에는 데이터 연결부(172), 화소 전극(190), 접촉 보조 부재(82)가 형성되어 있다. 데이터 연결부(172)는 세로 방향으로 게이트선(121) 및 유지 전극선(131)과 교차하도록 형성되어 있다.

데이터 금속편(171)은 층간 절연막(160)에 형성되어 있는 제3 접촉구(143)를 통해 데이터 연결부(172)와 연결되어 있으며, 데이터 연결부(172)는 제1 접촉구(141)를 통해 소스 영역(153)과 연결되어 있다. 즉, 데이터 연결부(172)에 의하여 분리되어 있는 데이터 금속편(171)들이 게이트선(121) 및 유지 전극선(131)을 건너 연결된다. 그리고 화소 전극(190)은 층간 절연막(160)과 게이트 절연막(140)에 걸쳐 형성되어 있는 제2 접촉구(142)를 통해 드레인 영역(155)과 연결되어 있으며, 접촉 보조 부재(82)는 층간 절연막(160)에 형성되어 있는 제4 접촉구(144)를 통해 각각 게이트선(121) 및 데이터 금속편(171)의 한쪽 끝부분과 연결되어 있다.

이상 기술한 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 첨부한 도면을 참조하여 상세히 설명한다.

도 16, 도 21 및 23은 각각 도 14 및 도 15에 도시한 박막 트랜지스터 표시판을 본 발명의 제2 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이고, 도 17은 도 16의 박막 트랜지스터 표시판을 XVI-XVI 선을 따라 잘라 도시한 단면도이고, 도 18은 도 16의 박막 트랜지스터 표시판을 XVI-XVI 선을 따라 잘라 도시한 단면도로서 도 17 다음 단계에서의 도면이고, 도 19는 도 16의 박막 트랜지스터 표시판을 XVI-XVI 선을 따라 잘라 도시한 단면도로서 도 17 다음 단계에서의 도면이고, 도 20은 도 16의 박막 트랜지스터 표시판을 XVI-XVI 선을 따라 잘라 도시한 단면도로서 도 17 다음 단계에서의 도면이고, 도 22는 도 21의 박막 트랜지스터 표시판을 XXII-XXII' 선을 따라 잘라 도시한 단면도이고, 도 24는 도 23의 박막 트랜지스터 표시판을 XXIV-XXIV' 선을 따라 잘라 도시한 단면도이다.

도 16 및 도 17에 도시한 바와 같이, 투명한 절연 기판(110) 위에 산화 규소 또는 질화 규소를 증착하여 차단층(111)을 형성한다. 이후 차단층(111) 위에 비정질 규소를 증착하여 비정질 규소층을 형성한다.

그런 다음 비정질 규소층을 레이저 열처리, 로 열처리 또는 고상 결정화 방법 등으로 결정화 한 후 사진 식각 공정으로 패터닝하여 다결정 규소층(150)을 형성한다.

이어 도 18에 도시한 바와 같이, 다결정 규소층(150) 위에 질화 규소 또는 산화 규소 등의 절연 물질을 증착하여 게이트 절연막(140)을 형성한 다음 게이트 절연막(140) 위에 제1 도전막(50a) 및 제2 도전막(50b)을 차례로 적층한다. 이때, 제1 도전막(50a)은 알루미늄 계열의 금속 예를 들어, Al-Nd 등의 금속을 사용하여 형성하며, 제2 도전막(50b)은 몰리브덴 계열의 금속 예를 들어, 몰리브덴 텅스텐(MoW) 등의 금속을 사용한다. 또한, 제1 도전막(50a)의 두께는 약 500~1500Å의 두께로 증착하며, 가장 바람직하게는 1000Å의 두께로 증착하여 후술하는 공정에 의하여 다결정 규소층(150)의 소정 영역에 도전형 불순물을 도핑 시 장애물 역할하여 도전형 불순물을 저농도로 도핑 시킬 수 있다.

그리고 제2 도전막(50b) 위에 감광막을 도포한 다음 현상하여 감광막 패턴(41, 42, 43)을 형성한다.

도 19에 도시한 바와 같이, 감광막 패턴(41, 42, 43)을 마스크로 알루미늄 계열의 금속을 식각하는 식각제를 사용하여 제1 도전막(50a) 및 제2 도전막(50b)을 차례로 식각하여 이중막 패턴(55, 56, 57)을 형성한다. 이때, 이중막 패턴(55, 56)은 다결정 규소층(150)과 일부분이 중첩하며 제1 도전막(50a)으로 이루어진 제1 도전막 패턴(121a, 124a, 131a, 133a)과 제1 도전막 패턴(121a, 124a, 131a, 133a)과 같은 패턴으로 형성되어 있으며 제2 도전막(50b)으로 이루어진 도전막 패턴(50b)으로 이루어진다. 또한, 이중막 패턴(56)은 제1 도전막 패턴(171a)과 제1 도전막 패턴(171a)과 같은 패턴으로 형성되어 있으며 제2 도전막(50b)으로 이루어진 도전막 패턴(50b)으로 이루어진다.

이어 도 20에 도시한 바와 같이, 감광막 패턴(41, 42, 43)을 마스크로 알루미늄 계열의 금속과 몰리브덴 계열의 금속 즉, 몰리브덴 텅스텐과 10:1의 선택비를 가지는 크롬(Cr) 계열의 금속을 식각하는 식각제를 사용하여 도전막 패턴(50b)의 측벽을 과도 식각하여 제2 도전막 패턴(121b, 121b, 131b, 133b, 171b)을 형성한다. 이때, 제1 도전막 패턴(121a, 124a, 131a, 133a, 171a)은 제2 도전막 패턴(121b, 124b, 131b, 133b, 171b)에 대하여 10:1의 선택비를 가지는 크롬(Cr) 계열의 금속을 식각하는 식각제를 사용하여 제2 도전막 패턴(121b, 124b, 131b, 133b, 171b) 패터닝 시 식각 영향을 받지 않는다.

그리고 도 21 및 도 22에 도시한 바와 같이, 다결정 규소층(150)에 N형 도전형 불순물을 도핑하여 소스 영역(153), 채널 영역(154), 드레인 영역(155) 및 저농도 도핑 영역(152)을 동시에 형성한다. 여기서 N형 도전형 불순물은 10~20kV의 에너지로 약 1E15~6E15 개/㎤ 의 도즈량으로 도핑한다. 이때, 게이트 전극(124)의 제1 도전막 패턴(124a) 아래에는 제1 도전막 패턴(124a)이 장애물 역할을 하여 저농도로 도핑되어 저농도 도핑 영역(152)을 형성하며, 게이트 전극(124)으로 가려지지 않은 다결정 규소층(150)의 소정 영역에는 고동도로 도핑되어 소스 영역(153) 및 드레인 영역(155)을 형성한다. 또한, 채널 영역(154)은 게이트 전극(124)의 제1 도전막 패턴(124a) 및 제2 도전막 패턴(124b) 아래에 위치하여 불순물이 도핑되지 않은 영역으로 소스 영역(153)과 드레인 영역(155)을 분리한다.

도 23 및 도 24에 도시한 바와 같이, 소스 영역(153), 드레인 영역(155) 및 채널 영역(154)이 형성된 기판 전면에 절연 물질로 층간 절연막(160)을 형성한다. 이후 층간 절연막(160)에 사진 식각 방법으로 소스 영역(153)을 노출하는 제1 접촉구(141), 드레인 영역(155)을 노출하는 제2 접촉구(142), 데이터 금속편(171)을 노출하는 제3 접촉구(143), 데이터 금속편(171)의 한쪽 끝부분을 노출하는 제4 접촉구(144)를 형성한다.

도 15 및 도 16에 도시한 바와 같이, 제1 내지 제4 접촉구(141 내지 144) 내부를 포함하는 층간 절연막(160) 위에 투명한 도전 물질로 도전층을 형성한 후 패터닝하여 데이터 연결부(172) 및 화소 전극(190), 접촉 보조 부재(97)를 형성한다.

여기서 데이터 금속편(171)은 제3 접촉구(143)를 통해 데이터 연결부(171)와 연결하며, 데이터 연결부(172)는 제1 접촉구(141)를 통해 소스 영역(153)과 연결한다. 그리고 화소 전극(190)은 제2 접촉구(142)를 통해 드레인 영역(155)과 연결하고, 접촉 보조 부재(82)는 제4 접촉구(144)를 통해 데이터 금속편(171)과 연결한다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

이상 기술한 바와 같이, 소스 영역, 드레인 영역 및 저농도 도핑 영역을 동시에 형성함으로써 저농도 도핑 영역을 형성하기 위한 별도의 사진 식각 공정을 생략하여 전체 공정을 간소화할 수 있다.

또한, 사진 식각 공정을 사용하지 않으므로 미스 얼라인이 발생하지 않으므로 동일한 채널 영역을 중심으로 좌우에 동일한 크기의 저농도 도핑 영역을 형성할 수 있어 고품질의 박막 트랜지스터 표시판을 제공할 수 있다.

도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,

도 2는 도 1의 박막 트랜지스터 표시판을 II-II 선을 따라 잘라 도시한 단면도이고,

도 3, 도 8, 도 10 및 도 12는 각각 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 본 발명의 제1 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이고,

도 4는 도 3의 박막 트랜지스터 표시판을 IV-IV 선을 따라 잘라 도시한 단면도이고,

도 5는 도 3의 박막 트랜지스터 표시판을 IV-IV 선을 따라 잘라 도시한 단면도로서 도 4 다음 단계에서의 도면이고,

도 6은 도 3의 박막 트랜지스터 표시판을 IV-IV 선을 따라 잘라 도시한 단면도로서 도 5 다음 단계에서의 도면이고,

도 7은 도 3의 박막 트랜지스터 표시판을 IV-IV 선을 따라 잘라 도시한 단면도로서 도 6 다음 단계에서의 도면이고,

도 9는 도 8의 박막 트랜지스터 표시판을 IX-IX' 선을 따라 잘라 도시한 단면도이고,

도 11은 도 10의 박막 트랜지스터 표시판을 XI-XI' 선을 따라 잘라 도시한 단면도이고,

도 13은 도 12의 박막 트랜지스터 표시판을 XIII-XIII' 선을 따라 잘라 도시한 단면도이고,

도 14는 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,

도 15는 도 14의 박막 트랜지스터 표시판을 XV-XV' 선을 따라 잘라 도시한 단면도이고,

도 16, 도 21 및 23은 각각 도 14 및 도 15에 도시한 박막 트랜지스터 표시판을 본 발명의 제2 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이고,

도 17은 도 16의 박막 트랜지스터 표시판을 XVI-XVI 선을 따라 잘라 도시한 단면도이고,

도 18은 도 16의 박막 트랜지스터 표시판을 XVI-XVI 선을 따라 잘라 도시한 단면도로서 도 17 다음 단계에서의 도면이고,

도 19는 도 16의 박막 트랜지스터 표시판을 XVI-XVI 선을 따라 잘라 도시한 단면도로서 도 17 다음 단계에서의 도면이고,

도 20은 도 16의 박막 트랜지스터 표시판을 XVI-XVI 선을 따라 잘라 도시한 단면도로서 도 17 다음 단계에서의 도면이고,

도 22는 도 21의 박막 트랜지스터 표시판을 XXII-XXII' 선을 따라 잘라 도시한 단면도이고,

도 24는 도 23의 박막 트랜지스터 표시판을 XXIV-XXIV' 선을 따라 잘라 도시한 단면도이다.

Claims (10)

1. 절연 기판,

   상기 절연 기판 위에 형성되어 있으며 소스 영역, 채널 영역, 드레인 영역 및 저농도 도핑 영역을 가지는 다결정 규소층,

   상기 다결정 규소층 위에 형성되어 있는 게이트 절연막,

   상기 게이트 절연막 위에 형성되어 있으며 상기 채널 영역 및 상기 저농도 도핑 영역과 중첩하는 제1 도전체 패턴과 상기 제1 도전체 패턴 위에 상기 제1 도전체 패턴보다 좁게 형성되는 제2 도전체 패턴으로 이루어지는 게이트선,

   상기 게이트선 위에 형성되며 각각 소스 영역 및 드레인 영역을 노출하는 접촉구를 가지는 제1 층간 절연막,

   상기 제1 층간 절연막 위에 형성되며 상기 접촉구를 통해 상기 소스 영역과 연결되는 소스 전극을 가지는 데이터선,

   상기 제1 층간 절연막 위에 형성되며 상기 접촉구를 통해 상기 드레인 영역과 연결되는 드레인 전극,

   상기 데이터선 및 상기 드레인 전극 위에 형성되며 상기 드레인 전극을 노출하는 접촉구를 가지는 제2 층간 절연막,

   상기 제2 층간 절연막 위에 형성되며 상기 드레인 전극과 연결되어 있는 화소 전극을 포함하는 박막 트랜지스터 표시판.
2. 절연 기판,

   상기 절연 기판 위에 형성되어 있으며, 소스 영역, 드레인 영역, 저농도 도핑 영역 및 채널 영역을 가지는 다결정 규소층,

   상기 다결정 규소층 위에 형성되어 있는 게이트 절연막,

   상기 게이트 절연막 위에 형성되어 있으며 상기 채널 영역 및 상기 저농도 도핑 영역과 중첩하는 제1 도전체 패턴과 상기 제1 도전체 패턴 위에 상기 제1 도전체 패턴보다 폭이 좁게 형성되는 제2 도전체 패턴으로 이루어지는 게이트선,

   이웃하는 상기 게이트선 사이에 일정거리 떨어져 위치하며 상기 게이트선과 수직한 방향으로 신장되어 있는 데이터 금속편,

   상기 게이트선 및 데이터 금속편 위에 형성되어 있는 층간 절연막,

   상기 층간 절연막 위에 형성되며 상기 게이트선과 교차하여 상기 데이터 금속편을 접촉구를 통해 전기적으로 연결하는 데이터 연결부,

   상기 층간 절연막 위에 형성되며 접촉구를 통해 상기 드레인 영역과 연결되어 있는 화소 전극을 포함하는 박막 트랜지스터 표시판.
3. 제1항 또는 제2항에서,

   상기 제2 도전막 패턴의 측벽은 상기 채널 영역의 경계선과 일치하는 박막 트랜지스터 표시판.
4. 절연 기판 위에 다결정 규소층을 형성하는 단계,

   상기 다결정 규소층 위에 게이트 절연막을 형성하는 단계,

   상기 게이트 절연막 위에 제1 도전막, 제2 도전막을 차례로 적층하여 이중 도전막을 형성하는 단계,

   상기 이중 도전막 위에 감광막 패턴을 형성하는 단계,

   상기 감광막 패턴을 마스크로 상기 이중 도전막을 식각하여 상기 다결정 규소층과 일부분이 중첩하는 제1 도전막 패턴 및 제2 도전막 패턴을 가지는 이중 도전막 패턴을 형성하는 단계,

   상기 감광막 패턴을 마스크로 상기 제2 도전막 패턴의 측벽을 과도 식각하여 제2 도전막 패턴의 폭을 축소하는 단계,

   상기 제1 및 제2 도전막 패턴을 마스크로 상기 다결정 규소층의 소정 영역에 불순물을 소정의 농도로 도핑하여 소스 영역, 채널 영역, 드레인 영역 및 저농도 도핑 영역을 형성하는 단계,

   상기 다결정 반도체층을 덮으며 제1 및 제2 접촉구를 가지는 제1 층간 절연막을 형성하는 단계,

   상기 제1 층간 절연막 위에 상기 제1 접촉구를 통해 상기 소스 영역과 연결되는 소스 전극을 가지는 데이터선과 상기 제2 접촉구를 통해 상기 드레인 영역과 연결되는 드레인 전극을 형성하는 단계,

   상기 데이터선 및 드레인 전극을 덮으며 제3 접촉구를 가지는 제2 층간 절연막을 형성하는 단계,

   상기 제2 층간 절연막 위에 상기 제3 접촉구를 통하여 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
5. 절연 기판 위에 다결정 규소층을 형성하는 단계,

   상기 다결정 규소층 위에 게이트 절연막을 형성하는 단계,

   상기 게이트 절연막 위에 제1 도전막, 제2 도전막을 차례로 적층하여 이중 도전막을 형성하는 단계,

   상기 이중 도전막 위에 감광막 패턴을 형성하는 단계,

   상기 감광막 패턴을 마스크로 상기 이중 도전막을 식각하여 상기 다결정 규소층과 일부분이 중첩하는 제1 도전막 패턴 및 제2 도전막 패턴을 가지는 이중 도전막 패턴을 형성하는 단계,

   상기 감광막 패턴을 마스크로 상기 제2 도전막 패턴의 측벽을 과도 식각하여 제2 도전막 패턴의 폭을 축소하는 단계,

   상기 제1 및 제2 도전막 패턴을 마스크로 상기 다결정 규소층의 소정 영역에 불순물을 소정의 농도로 도핑하여 소스 영역, 채널 영역, 드레인 영역 및 저농도 도핑 영역을 형성하는 단계,

   상기 다결정 규소층 위에 제1 내지 제3 접촉구를 가지는 층간 절연막을 형성하는 단계,

   상기 층간 절연막 위에 상기 제1 접촉구를 통하여 상기 소스 영역과 연결되고 상기 제3 접촉구를 통하여 상기 데이터 금속편과 연결되는 데이터 연결부 및 상기 제2 접촉구를 통하여 상기 드레인 영역과 연결되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
6. 제4항 또는 제5항에서,

   상기 제1 도전막은 알루미늄 계열의 금속을 사용하여 형성하고, 상기 제2 도전막은 몰리브덴 계열의 금속을 사용하여 형성하는 박막 트랜지스터 표시판의 제조 방법.
7. 제4항 또는 제5항에서,

   상기 감광막 패턴을 마스크로 상기 이중 도전막을 식각하여 상기 다결정 규소층과 일부분이 중첩하는 제1 도전막 패턴 및 제2 도전막 패턴을 가지는 이중 도전막 패턴을 형성하는 단계에서 사용하는 식각제는 알루미늄 계열의 금속 식각용 식각제를 사용하는 박막 트랜지스터 표시판의 제조 방법.
8. 제4항 또는 제5항에서,

   상기 감광막 패턴을 마스크로 상기 제2 도전막의 측벽을 과도 식각하는 단계에서 사용하는 식각제는 크롬 계열의 금속을 식각하는 식각제를 사용하는 박막 트랜지스터 표시판의 제조 방법.
9. 제4항 또는 제5항에서,

   상기 불순물은 10~20kV의 에너지로 1E15~6E15 개/㎤의 도즈량으로 도핑하는 박막 트랜지스터 표시판의 제조 방법.
10. 제4항 또는 제5항에서,

    상기 제1 도전막은 500~1000Å의 두께로 증착하는 박막 트랜지스터 표시판의 제조 방법.