KR20050039023A - Method for crystallizing of si, and methode for fabricating of poly-tft - Google Patents
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Abstract
본 발명은 다결정 실리콘 형성 방법 및 이를 포함한 다결정 박막트랜지스터를 제조하는 방법에 관한 것이다.The present invention relates to a method of forming polycrystalline silicon and a method of manufacturing a polycrystalline thin film transistor including the same.
본 발명을 간략히 요약하면, 미세 결정질 실리콘(micro crystal silicon)을 형성하기 위해, 기판 상에 씨드층(seed layer)을 형성 한 후, 씨드층 표면에 수소 플라즈마 처리 공정을 진행한다.In brief, the present invention, in order to form micro crystalline silicon, after forming a seed layer (seed layer) on the substrate, a hydrogen plasma treatment process is performed on the seed layer surface.
이와 같이 하면, 씨드층을 구성하는 비정질 실리콘 또는 결합이 약한 결정질 실리콘을 제거할 수 있게 되고, 이와 같이 씨드층을 구성하는 미세 결정의 밀도를 낮추게 되면 후속의 결정화 공정에서 결정립을 조대(粗大)화 할 수 있다.In this way, the amorphous silicon constituting the seed layer or the crystalline silicon with weak bonding can be removed, and if the density of the microcrystals constituting the seed layer is reduced in this way, the grains are coarsened in a subsequent crystallization process. can do.
따라서, 박막트랜지스터의 특성을 개선할 수 있는 장점이 있다.Therefore, there is an advantage that can improve the characteristics of the thin film transistor.
Description
본 발명은 다결정 실리콘 결정화 방법과 이를 포함하는 다결정 박막트랜지스터의 제조방법에 관한 것이다.The present invention relates to a polycrystalline silicon crystallization method and a method for manufacturing a polycrystalline thin film transistor including the same.
일반적으로, 다결정 실리콘박막을 형성하기 위해서는 순수 비정질 실리콘(intrinsic amorphous silicon)을 소정의 방법 즉, 플라즈마 기상증착법(Plasma chemical vapor deposition)이나 LPCVD(Low pressure CVD) 방법으로 절연 기판에 500Å의 두께로 비정질 실리콘 막을 증착한 후, 이를 다시 결정화하는 방법을 사용했다. 결정화 방법은 다음과 같이 크게 세가지로 분류될 수 있다.In general, in order to form a polycrystalline silicon thin film, pure amorphous silicon (intrinsic amorphous silicon) is a predetermined method, that is, amorphous to a thickness of 500 Å on the insulating substrate by a plasma chemical vapor deposition method (Low pressure CVD) method After the silicon film was deposited, a method of crystallizing it was used. Crystallization methods can be classified into three categories as follows.
첫째, 레이저 열처리(laser annealing) 방법은 비정질 실리콘 박막이 증착된 기판에 레이저를 가해서 다결정 실리콘을 성장하는 방법이다.First, laser annealing is a method of growing polycrystalline silicon by applying a laser to a substrate on which an amorphous silicon thin film is deposited.
둘째, 고상 결정화(solid phase crystallization : 이하 SPC라 칭한다) 방법은 비정질 실리콘을 고온에서 장시간 열처리하여 다결정 실리콘을 형성하는 방법이다.Second, solid phase crystallization (hereinafter referred to as SPC) method is a method of forming polycrystalline silicon by heat-treating amorphous silicon for a long time at a high temperature.
셋째, 금속유도 결정화(metal induced crystallization : MIC) 방법은 비정질 실리콘 상에 금속을 증착하여 다결정 실리콘을 형성하는 방법으로, 대면적의 유리기판을 사용할 수 있다.Third, the metal induced crystallization (MIC) method is a method of forming a polycrystalline silicon by depositing a metal on amorphous silicon, a large-area glass substrate can be used.
그런데, 전술한 공정들은 기판 상에 비정질 실리콘을 증착 한 후 탈수소화 공정과 별도의 결정화 공정을 진행해야 한다.However, the above-described processes must proceed with a crystallization process separate from the dehydrogenation process after depositing amorphous silicon on the substrate.
이러한 방법들은 별도의 값비싼 장비들을 이용하기 때문에 비용면에서 제품의 경쟁력을 낮추는 원인이 된다.These methods use extra expensive equipment, which makes the product less competitive in terms of cost.
이러한 문제를 해결하기 위해, 종래에는 비정질 실리콘을 증착하는 장비 내에서, 실리콘을 증착하는 과정에서 결정화를 진행하는 미세 실리콘 결정화 방법이 제안되었다.In order to solve this problem, conventionally, a fine silicon crystallization method for performing crystallization in a process of depositing silicon in a device for depositing amorphous silicon has been proposed.
일반적으로, 비정질 실리콘(a-Si:H)은 사일렌(SiH4)기체를 RF-파워에 의해 분해한 후, 플라즈마 화학 기상증착법 또는 화학 기상 증착법을 이용하여 증착한다.In general, amorphous silicon (a-Si: H) is deposited using a plasma chemical vapor deposition method or a chemical vapor deposition method after dissolving a silene (SiH 4 ) gas by RF-power.
이러한 공정을 이용하여, 상기 사일렌(SiH4) 기체를 분해한 후 증착하는 공정에서, 증착과 동시에 결정화가 이루어지도록 한다.Using this process, in the process of decomposing and depositing the xylene (SiH 4 ) gas, crystallization is performed simultaneously with the deposition.
이에 대해, 이하 도 1a 내지 도 1b를 참조하여, 종래에 따른 다결정 실리콘 형성방법을 설명한다.On the other hand, with reference to Figures 1a to 1b, a conventional method for forming polycrystalline silicon will be described.
도 1a에 도시한 바와 같이, CVD 챔버(10)의 내부에 기판(12)을 넣고 챔버(10)내부를 진공상태로 만든다.(보이는 챔버는 플라즈마 CVD 챔버.)As shown in Fig. 1A, the substrate 12 is placed inside the CVD chamber 10 and the chamber 10 is vacuumed. (The chamber shown is the plasma CVD chamber.)
이때, 상기 기판은 에노드 전극(anode)(30)위에 고정되고, 기판(12)에 대향하는 챔버(10)의 상단에는 캐소드 전극(cathode)(32)이 위치하게 된다.At this time, the substrate is fixed on the anode (anode) 30, the cathode electrode (cathode) 32 is positioned on the upper end of the chamber 10 facing the substrate 12.
다음으로, 상기 기판(12)의 상부에 결정질 실리콘을 형성하기 위해, 챔버(10)의 내부에 사일렌 가스(SiH4)와, 희석된 수소 가스(H2)를 넣는다.Next, in order to form crystalline silicon on the substrate 12, a silylene gas (SiH 4 ) and diluted hydrogen gas (H 2 ) are introduced into the chamber 10.
이때, 상기 수소 가스(H2)는 사일렌 가스(SiNH4)에 비해 약 30배 정도 더 많이 넣는다.In this case, the hydrogen gas (H 2 ) is about 30 times more than the xylene gas (SiNH 4 ).
상기 챔버(10) 내부로 들어간 사일렌 가스(SiH4)와 수소 가스(H2)는 RF 파워에 의해 분해한 후 증착되는데, 증착되는 동안 실리콘은 비정질 상태가 아닌 격자구조가 일정한 미세한 결정질 상태가 된다.Silane gas (SiH 4 ) and hydrogen gas (H 2 ) that enter the chamber 10 are decomposed by RF power and then deposited. During deposition, silicon is not in an amorphous state but has a fine crystalline state in which a lattice structure is constant. do.
상기 미세 결정은 기판(12)의 결정성에 많은 차이를 보이며 유리 기판과 같은 비정질 성분은 결정성이 많이 떨어진다.The fine crystals show a great difference in crystallinity of the substrate 12, and amorphous components such as glass substrates are inferior in crystallinity.
이를 극복하기 위해, 상기 기판(12)의 표면에 먼저 씨드 레이어(seed layer)를 형성하고 연속하여, 씨드 레이어(seed layer)를 시작으로 결정층을 형성하는 공정을 진행한다.In order to overcome this problem, a seed layer is first formed on the surface of the substrate 12, and a process of forming a crystal layer starting from the seed layer is performed.
이때, 상기 기판(12)의 표면에 증착되는 실리콘이 증착되는 동시에 결정성을 띄게 되는 것은 상기 수소의 역할이 크게 작용한다.At this time, the silicon deposited on the surface of the substrate 12 is deposited at the same time the crystallinity plays a large role of the hydrogen.
(물론, 미세 결정질을 형성하기 위해 수소 가스 이외에도 SiH2Cl2,SiCl4,SiH2F2, SiF4/H 2등의 여러 가지 가스를 이용한 방법도 있지만, 일반적으로 사용되는 수소 가스 첨가 방법을 통한 결정화 방법을 예를 들어 설명한다.)(Of course, there are also methods using various gases such as SiH 2 Cl 2 , SiCl 4 , SiH 2 F 2 , SiF 4 / H 2 in addition to hydrogen gas to form fine crystals. The crystallization method will be described with an example.)
즉, 수소가 증착되는 실리콘층에 연속적으로 충돌하면서 실리콘과 수소의 결합을 끊는 동시에 결합이 약한 실리콘과 실리콘의 결합을 끊게 된다.In other words, while continuously colliding with the silicon layer on which hydrogen is deposited, the silicon and hydrogen are disconnected and the weakly bonded silicon and silicon are disconnected.
따라서, 강하게 결합된 실리콘층 만이 연속하여 싸이게 되어 실리콘 결정화가 이루어진다.Therefore, only the strongly bonded silicon layer is continuously wrapped and silicon crystallization is achieved.
이러한 결정화 과정을 통해, 도 1b에 도시한 바와 같이, 상기 기판(12)상에 형성된 씨드층(40)을 시작으로 결정층(42)이 성장하게 되며 원하는 결정층을 얻을 수 있다.Through this crystallization process, as shown in FIG. 1B, the crystal layer 42 is grown starting with the seed layer 40 formed on the substrate 12, thereby obtaining a desired crystal layer.
이때, 상기 챔버내의 수소 희석비는 후속의 결정화 공정에 비해 상기 씨드층을 형성하는 공정에서 더 크다.At this time, the hydrogen dilution ratio in the chamber is larger in the process of forming the seed layer than in the subsequent crystallization process.
전술한 결정화 공정은, 일반적인 결정화 공정에 비해 탈수소화 공정이 필요 없으며 별도의 결정화 장비가 필요치 않아 공정 및 비용면에서 상당한 장점이 있다.The above-mentioned crystallization process has a significant advantage in terms of process and cost since no dehydrogenation process is required and no separate crystallization equipment is required as compared with a general crystallization process.
그런데, 이러한 공정으로 결정화된 실리콘은 일반적인 다결정 실리콘 형성공정에 의한 결정(grain)의 결정립(grain boundary)에 비해 수 ㎛의 크기로 매우 작다.However, the silicon crystallized by this process is very small in size of several micrometers compared with the grain boundary of the grain (grain) by the general polycrystalline silicon formation process.
물론, 성장한 결정은 상기 씨드층을 이루는 결정에 비하면 상당히 큰 편이나, 액티브 채널로 사용하기에는 여전히 결정립이 작은 문제가 있다.Of course, the grown crystals are considerably larger than the crystals forming the seed layer, but still have a small grain size for use as an active channel.
본 발명은 전술한 문제를 해결하기 위한 목적으로 제안된 것으로, 상기 씨드층을 형성한 후 수소 플라즈마(plasama) 처리를 진행하여, 씨드층을 구성하는 미세 결정립을 선택적으로 식각하여 미세결정의 밀도를 낮추는 공정을 진행한다.The present invention has been proposed for the purpose of solving the above-described problem, and after forming the seed layer is subjected to hydrogen plasma (plasama) treatment, by selectively etching the fine grains constituting the seed layer to reduce the density of the microcrystals Proceed with the lowering process.
이와 같이 하면, 상기 씨드층을 시작으로 결정화된 결정의 결정립은 종래와 비교하여 매우 조대(粗大)해지는 결과를 얻을 수 있다. In this way, the crystal grains of the crystallized crystals starting from the seed layer can be very coarse compared with the conventional ones.
따라서, 동작 특성이 개선된 다결정 박막트랜지스터를 제작할 수 있는 장점이 있다. Therefore, there is an advantage in that a polycrystalline thin film transistor with improved operating characteristics can be manufactured.
전술한 바와 같은 목적을 달성하기 위한 본 발명에 따른 다결정 실리콘 형성방법은 진공챔버 내에 구성된 기판 상에 실리콘(Si)이 증착되고, 증착과 동시에 미세한 실리콘 결정으로 구성된 씨드층(seed layer)을 형성하는 단계와; 상기 씨드층의 표면을 플라즈마(plasma) 처리하여, 씨드층을 이루는 결정을 선택식각하여 미세 결정의 밀도를 낮추는 단계와; 상기 결정의 밀도를 낮춘 씨드층을 시작으로 하여 실리콘을 증착하여, 결정립이 조대한 실리콘 결정층을 형성하는 단계를 포함한다.Polycrystalline silicon formation method according to the present invention for achieving the above object is to deposit a silicon (Si) on a substrate configured in a vacuum chamber, and at the same time to form a seed layer (seed layer) consisting of fine silicon crystals Steps; Plasma treatment of the surface of the seed layer to selectively etch crystals forming the seed layer to lower the density of the fine crystals; And depositing silicon, starting with the seed layer having a lower density of the crystal, to form a silicon crystal layer having coarse grains.
상기 플라즈마는 수소 플라즈마인 것을 특징으로 하며, 상기 플라즈마 처리 공정은 상기 챔버 내의 압력이 1000mTorr ~ 1500mTorr이고, 파워는 1000W~2000W로 진행되는 것을 특징으로 한다.The plasma is characterized in that the hydrogen plasma, the plasma treatment process is characterized in that the pressure in the chamber is 1000mTorr ~ 1500mTorr, the power proceeds to 1000W ~ 2000W.
또한, 상기 실리콘(Si) 증착 공정은 사일렌 가스(SiH4)와 수소 가스(H2)를 1: 10 ~ 1:400의 범위로 희석하고 이를 분해하여 진행되는 것을 특징으로 한다.In addition, the silicon (Si) deposition process is characterized by proceeding by diluting the xylene gas (SiH 4 ) and hydrogen gas (H 2 ) in the range of 1: 10 ~ 1: 400 and decomposition thereof.
본 발명에 따른 다결정 박막트랜지스터 제조방법은 기판 상에 이격 되어 구성된 소스 전극과 드레인 전극을 형성하는 단계와; 상기 소스 및 드레인 전극이 구성된 기판을 진공 챔버내에 구성하는 단계와; 진공 챔버 내에 구성된 기판 상에 실리콘(Si)이 증착되고, 증착과 동시에 미세한 실리콘 결정으로 구성된 씨드층(seed layer)을 형성하는 단계와; 상기 씨드층의 표면을 플라즈마(plasma) 처리하여, 씨드층을 이루는 결정을 선택식각하여 미세 결정의 밀도를 낮추는 단계와; 상기 결정의 밀도를 낮춘 씨드층을 시작으로 하여 실리콘을 증착하여, 결정립이 조대한 실리콘 결정층을 형성하는 단계와; 상기 결정층을 패턴하여, 상기 소스 및 드레인 전극에 걸쳐 구성된 다결정 액티브 패턴을 형성하는 단계와; 상기 소스 및 드레인 전극이 이격된 영역에 대응하는 다결정 액티브 패턴의 상부에 게이트 절연막을 사이에 두고 게이트 전극을 형성하는 단계를 포함한다.Polycrystalline thin film transistor manufacturing method according to the present invention comprises the steps of forming a source electrode and a drain electrode spaced apart on the substrate; Constructing a substrate comprising the source and drain electrodes in a vacuum chamber; Depositing silicon (Si) on a substrate constructed in the vacuum chamber and simultaneously forming a seed layer composed of fine silicon crystals; Plasma treatment of the surface of the seed layer to selectively etch crystals forming the seed layer to lower the density of the fine crystals; Depositing silicon starting from the seed layer having a lower density of the crystals, thereby forming a silicon crystal layer having coarse grains; Patterning the crystal layer to form a polycrystalline active pattern formed over the source and drain electrodes; And forming a gate electrode on the polycrystalline active pattern corresponding to a region where the source and drain electrodes are spaced apart from each other with a gate insulating layer interposed therebetween.
상기 소스 및 드레인 전극과 다결정 액티브 패턴 사이에 n+ 또는 p+ 불순물이 도핑된 반도체층인 오믹 콘택층을 형성하는 단계를 포함한다.Forming an ohmic contact layer, which is a semiconductor layer doped with n + or p + impurities, between the source and drain electrodes and the polycrystalline active pattern.
본 발명에 따른 액정표시장치용 어레이기판의 제조방법은 기판 상에 이격 되어 구성된 소스 전극과 드레인 전극을 형성하는 단계와; 상기 소스 및 드레인 전극이 구성된 기판을 진공 챔버내에 구성하는 단계와; 진공 챔버 내에 구성된 기판 상에 실리콘(Si)이 증착되고, 증착과 동시에 미세한 실리콘 결정으로 구성된 씨드층(seed layer)을 형성하는 단계와; 상기 씨드층의 표면을 플라즈마(plasma) 처리하여, 씨드층을 이루는 결정을 선택식각하여 미세 결정의 밀도를 낮추는 단계와; 상기 결정의 밀도를 낮춘 씨드층을 시작으로 하여 실리콘을 증착하여, 결정립이 조대한 실리콘 결정층을 형성하는 단계와; 상기 결정층을 패턴하여, 상기 소스 및 드레인 전극에 걸쳐 구성된 다결정 액티브 패턴을 형성하는 단계와; 상기 소스 및 드레인 전극이 이격된 영역에 대응하는 다결정 액티브 패턴의 상부에 게이트 절연막을 사이에 두고 게이트 전극을 형성하는 단계와; 상기 드레인 전극과 접촉하는 투명한 화소 전극을 형성하는 단계를 포함한다.A method of manufacturing an array substrate for a liquid crystal display device according to the present invention includes the steps of forming a source electrode and a drain electrode spaced apart on the substrate; Constructing a substrate comprising the source and drain electrodes in a vacuum chamber; Depositing silicon (Si) on a substrate constructed in the vacuum chamber and simultaneously forming a seed layer composed of fine silicon crystals; Plasma treatment of the surface of the seed layer to selectively etch crystals forming the seed layer to lower the density of the fine crystals; Depositing silicon starting from the seed layer having a lower density of the crystals, thereby forming a silicon crystal layer having coarse grains; Patterning the crystal layer to form a polycrystalline active pattern formed over the source and drain electrodes; Forming a gate electrode on the polycrystalline active pattern corresponding to a region where the source and drain electrodes are spaced apart with a gate insulating layer interposed therebetween; Forming a transparent pixel electrode in contact with the drain electrode.
-- 실시예 --Example
도 2a 내지 도 2c를 참조하여, 본 발명에 따른 미세 실리콘 결정화 공정을 설명한다.2A to 2C, the microsilicon crystallization process according to the present invention will be described.
도 2a 내지 도 2c는 본 발명에 따른 미세 실리콘 결정화 공정을 공정 순서에 따라 도시한 공정 단면도이다.2A to 2C are cross-sectional views illustrating a fine silicon crystallization process according to the present invention in a process sequence.
도 2a에 도시한 바와 같이, CVD 챔버 내에서 사일렌 가스(SiH4)와 수소 가스(H2)를 분해하고 증착하여, 기판(100)상에 미세 실리콘 결정(SC)으로 이루어진 씨드층(seed layer, 102)을 형성한다.As shown in FIG. 2A, a seed layer made of fine silicon crystals SC is formed on the substrate 100 by decomposing and depositing the gaseous silica (SiH 4 ) and the hydrogen gas (H 2 ) in the CVD chamber. layer 102).
다음으로, 상기 기판(100)의 표면을 수소 플라즈마(plasma)처리하는 공정을 진행한다.Next, a process of hydrogen plasma treatment is performed on the surface of the substrate 100.
이때, 수소 플라즈마 처리 공정은 챔버내의 압력이 1000mTorr ~ 1500mTorr이고, 파워는 1000W~2000W의 조건으로 진행된다.At this time, in the hydrogen plasma treatment process, the pressure in the chamber is 1000 mTorr to 1500 mTorr, and the power proceeds under the conditions of 1000 W to 2000 W.
이와 같은 플라즈마 처리 공정으로, 에너지적으로 불안정한 비정질 실리콘과 성질이 비슷한 미세 결정질이 에너지적으로 안정한 결정과 유사한 미세결정질 보다 우선적으로 제거된다.With such a plasma treatment process, microcrystalline crystals similar in properties to those of energy labile amorphous silicon are preferentially removed than microcrystalline crystals similar to energy stable crystals.
따라서, 씨드층 내에 핵으로 작용하는 미세 결정질 밀도를 줄여 핵으로서 작용을 휠씬 효과적으로 할 수 있게 한다. Therefore, the microcrystalline density which acts as a nucleus in a seed layer can be reduced, and it can act much more effectively as a nucleus.
도 2b에 도시한 바와 같이, 상기 플라즈마 처리 공정으로 인해 씨드층(102)을 이루는 미세 실리콘 결정(SC)의 밀도는 매우 낮아진 상태이다.As shown in FIG. 2B, the density of the fine silicon crystals SC forming the seed layer 102 is very low due to the plasma treatment process.
도 2c에 도시한 바와 같이, 상기 플라즈마 처리 공정 후 연속하여 앞서 설명한 바와 같이 실리콘을 증착하는 공정을 진행하여, 상기 씨드층(102)에 연속된 증착 공정으로 결정화 공정을 진행하여 결정층(104)을 형성한다.As shown in FIG. 2C, after the plasma treatment process, silicon deposition is continuously performed as described above, and a crystallization process is performed on the seed layer 102 by a continuous deposition process. To form.
이때, 씨드층(102)을 이루는 결정의 밀도가 낮기 때문에 그 만큼 결정이 성장 할 수 있는 공간이 확보되기 때문에 결정은 매우 조대하게 성장할 수 있게 된다.At this time, since the density of the crystals constituting the seed layer 102 is low, the space in which the crystals can be grown is secured so that the crystals can grow very coarsely.
전술한 바와 같은 공정을 통해 본 발명에 따른 다결정 실리콘을 형성할 수 있다.Through the process as described above it is possible to form the polycrystalline silicon according to the present invention.
이하, 도 3a 내지 도 3e를 참조하여, 본 발명에 따른 다결정 실리콘층을 포함하는 다결정 박막트랜지스터의 제조공정을 설명한다.Hereinafter, a manufacturing process of a polycrystalline thin film transistor including a polycrystalline silicon layer according to the present invention will be described with reference to FIGS. 3A to 3E.
먼저, 도 3a에 도시한 바와 같이, 기판(200)상에 알루미늄(Al), 알루미늄 합금(AlNd), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti)등을 포함하는 도전성 금속 그룹 중 선택된 하나를 증착하고 패턴하여, 서로 이격된 소스 전극(202)과 드레인 전극(204)을 형성한다.First, as shown in FIG. 3A, the substrate 200 includes aluminum (Al), aluminum alloy (AlNd), chromium (Cr), tungsten (W), molybdenum (Mo), titanium (Ti), and the like. A selected one of the conductive metal groups is deposited and patterned to form a source electrode 202 and a drain electrode 204 spaced apart from each other.
다음으로, 상기 소스 전극(202)과 드레인 전극(204)의 상부에 n+ 또는 p+ 이온을 포함하는 불순물 실리콘층(206)을 형성한다.Next, an impurity silicon layer 206 including n + or p + ions is formed on the source electrode 202 and the drain electrode 204.
이때, 상기 불순물 실리콘층(206)은 오믹 콘택층(ohmic contact layer)의 기능을 하며, 이는 앞서 도 2a의 공정에서, CVD챔버 내에 포스핀(PH3) 또는 다이보레인(B2H6)가스를 넣어 실리콘층을 형성하면 된다.In this case, the impurity silicon layer 206 functions as an ohmic contact layer, which is a phosphine (PH 3 ) or diborane (B 2 H 6 ) in the CVD chamber in the process of FIG. 2A. What is necessary is just to put a gas and to form a silicon layer.
연속하여, 상기 오믹 콘택층(206)이 형성된 기판(200)의 상부에 사일렌 가스(SiH4)와 수소 가스(H2)를 분해하고 증착하여, 기판(200)상에 미세 실리콘 결정층을 형성하여 결정층이 시작이 되는 씨드층(208)을 형성한다. 이때, 사일렌 가스(SiH4)와 수소 가스(H2)의 비율은 1:10 ~ 1:400으로 하는 것이 바람직하다.Subsequently, xylene gas (SiH 4 ) and hydrogen gas (H 2 ) are decomposed and deposited on the substrate 200 on which the ohmic contact layer 206 is formed, to form a fine silicon crystal layer on the substrate 200. To form a seed layer 208 at which the crystal layer begins. At this time, the ratio of the silylene gas (SiH 4 ) and the hydrogen gas (H 2 ) is preferably 1:10 to 1: 400.
다음으로, 도 3b에 도시한 바와 같이, 상기 기판(100)의 표면을 플라즈마 처리하는 공정을 진행한다.Next, as shown in FIG. 3B, a process of plasma treating the surface of the substrate 100 is performed.
이때, 수소 플라즈마 처리 공정은 챔버내의 압력이 1000mTorr ~ 1500mTorr이고, 파워는 1000W~2000W의 조건으로 진행된다.At this time, in the hydrogen plasma treatment process, the pressure in the chamber is 1000 mTorr to 1500 mTorr, and the power proceeds under the conditions of 1000 W to 2000 W.
이와 같은 플라즈마 처리 공정으로, 에너지적으로 불안정한 비정질 실리콘과 성질이 비슷한 미세 결정질이, 에너지적으로 안정한 결정과 유사한 미세결정질 보다 우선적으로 제거된다.With such a plasma treatment process, fine crystalline similar in nature to energy-stable amorphous silicon is preferentially removed than microcrystalline similar to energy-stable crystals.
따라서, 씨드층 내에 핵으로 작용하는 미세 결정질 밀도를 줄여 핵으로서 작용을 휠씬 효과적으로 할 수 있게 한다. Therefore, the microcrystalline density which acts as a nucleus in a seed layer can be reduced, and it can act much more effectively as a nucleus.
상기 플라즈마 처리 공정으로 인해 씨드층(208)을 이루는 미세 실리콘 결정의 밀도는 매우 낮아진 상태이다.Due to the plasma treatment process, the density of the fine silicon crystals forming the seed layer 208 is very low.
도 3c에 도시한 바와 같이, 상기 플라즈마 처리 공정 후 연속하여 앞서 설명한 바와 같이 사일렌 가스(SiH4)와 수소 가스(H2)를 분해하여 증착하는 공정을 진행하여, 상기 씨드층(208)에 연속된 증착 공정으로 결정화 공정을 진행하여, 씨드층을 포함한 결정층(210)을 형성한다.As shown in FIG. 3C, after the plasma treatment process, a process of decomposing and depositing the xylene gas (SiH 4 ) and the hydrogen gas (H 2 ) as described above is performed to the seed layer 208. The crystallization process is performed by a continuous deposition process to form the crystal layer 210 including the seed layer.
이때, 씨드층(210)을 이루는 결정의 밀도가 낮기 때문에 그 만큼 결정이 성장 할 수 있는 공간이 확보되어 결정이 매우 조대(粗大)하게 성장한 실리콘 결정층(210)을 형성할 수 있다.At this time, since the density of the crystals constituting the seed layer 210 is low, a space in which the crystals can grow is secured to form the silicon crystal layer 210 in which the crystals are grown coarsely.
또한, 상기 씨드층을 형성하는 공정에서 수소 희석비는 상기 후속 결정화 공정시의 수소 희석비 보다 크다. Further, the hydrogen dilution ratio in the step of forming the seed layer is larger than the hydrogen dilution ratio in the subsequent crystallization step.
도 3d에 도시한 바와 같이, 상기 실리콘 결정층을 패턴하여, 상기 소스 및 드레인 전극(202,204)에 걸쳐 형성되는 다결정 액티브 패턴(212)을 형성한다.As shown in FIG. 3D, the silicon crystal layer is patterned to form a polycrystalline active pattern 212 formed over the source and drain electrodes 202 and 204.
따라서, 상기 다결정 액티브 패턴(212)의 일측과 이에 대응되는 타측은 상기 소스 및 드레인 전극(202,204)의 상부에 구성된 오믹 콘택층(206)과 각각 접촉하게 된다.Accordingly, one side of the polycrystalline active pattern 212 and the other side corresponding thereto contact the ohmic contact layer 206 formed on the source and drain electrodes 202 and 204, respectively.
다음으로, 상기 액티브 패턴(212)이 형성된 기판(200)의 전면에 질화 실리콘(SiNX)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나 또는 그 이상의 물질을 적층하여 게이트 절연막(214)을 형성한다.Next, a gate insulating film is formed by stacking one or more materials selected from the group of inorganic insulating materials including silicon nitride (SiN X ) and silicon oxide (SiO 2 ) on the entire surface of the substrate 200 on which the active pattern 212 is formed. And form 214.
다음으로, 도 3e에 도시한 바와 같이, 상기 게이트 절연막(214)의 상부에 알루미늄(Al), 알루미늄 합금(AlNd), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti)을 증착하고 패턴하여, 상기 소스 및 드레인 전극(202,204)이 이격된 영역에 대응하는 게이트 절연막(214)의 상부에 게이트 전극(216)을 형성한다.Next, as shown in FIG. 3E, aluminum (Al), aluminum alloy (AlNd), chromium (Cr), tungsten (W), molybdenum (Mo), and titanium (Ti) are formed on the gate insulating layer 214. Depositing and patterning the gate electrode 216 on the gate insulating layer 214 corresponding to a region where the source and drain electrodes 202 and 204 are spaced apart from each other.
전술한 바와 같은 공정을 통해, 본 발명에 따른 다결정 박막트랜지스터를 제작할 수 있다.Through the process as described above, it is possible to manufacture a polycrystalline thin film transistor according to the present invention.
전술한 다결정 박막트랜지스터는 액정표시장치용 어레이기판에 적용될 수 있으며, 이러한 어레이기판의 구성은 이하, 도 4를 참조하여 설명한다.The above-described polycrystalline thin film transistor can be applied to an array substrate for a liquid crystal display device, and the configuration of such an array substrate will be described below with reference to FIG. 4.
도시한 바와 같이, 기판(200)상에 일 방향으로 연장된 게이트 배선(GL)과, 이와는 수직하게 교차하여 화소 영역(P)을 정의하는 데이터 배선(DL)을 형성한다.As shown in the drawing, the gate line GL extending in one direction and the data line DL defining the pixel region P are perpendicularly intersected with the gate line GL extending in one direction.
다음으로, 상기 게이트 배선(GL)과 데이터 배선(DL)의 교차지점에는 게이트 전극(216)과 액티브 패턴(다결정 실리콘층, 212)과 소스 전극(202)과 드레인 전극(204)을 포함하는 다결정 박막트랜지스터(T)를 구성한다. Next, a polycrystal including a gate electrode 216, an active pattern (polycrystalline silicon layer 212), a source electrode 202, and a drain electrode 204 at an intersection point of the gate line GL and the data line DL. The thin film transistor T is constituted.
이때, 상기 박막트랜지스터(T)는 앞서 공정에서 설명한 바와 같이, 처음 소스 전극(202)과 드레인 전극(204)을 구성하고 이와 동시에 소스 전극(202)과 접촉하는 데이터 배선(DL)을 구성한다.In this case, the thin film transistor T, as described in the foregoing process, initially forms the source electrode 202 and the drain electrode 204 and at the same time constitutes a data line DL in contact with the source electrode 202.
다음으로, 상기 소스 전극(202)과 드레인 전극(204)의 상부에 이 두 전극에 걸쳐 위치하도록 다결정 액티브 패턴(다결정 실리콘층, 212)을 구성한다.Next, a polycrystalline active pattern (polycrystalline silicon layer) 212 is formed on the source electrode 202 and the drain electrode 204 so as to be positioned over these two electrodes.
상기 다결정 액티브 패턴(212)의 상부에는 절연막(미도시)을 사이에 두고 게이트 전극(216)을 구성한다.The gate electrode 216 is formed on the polycrystalline active pattern 212 with an insulating film (not shown) therebetween.
이때, 상기 게이트 전극(216)을 구성함과 동시에 이와 연결되고, 상기 데이터 배선(DL)과 수직하게 교차하는 게이트 배선(GL)을 구성한다.At this time, the gate electrode 216 is configured and connected to the gate electrode 216, and the gate line GL is vertically intersected with the data line DL.
화소 영역(P)에는 상기 드레인 전극(204)과 접촉하는 투명한 화소 전극(220)을 구성한다.The pixel region P includes a transparent pixel electrode 220 in contact with the drain electrode 204.
전술한 바와 같이 구성된 어레이기판의 단면구성을 이하, 도 5를 참조하여 설명하는 동시에 박막트랜지스터 형성공정을 포함하는 어레이기판의 형성공정을 설명한다.The cross-sectional structure of the array substrate constructed as described above will be described below with reference to FIG. 5 and the process of forming the array substrate including the thin film transistor forming process will now be described.
도 5는 도 4의 Ⅳ-Ⅳ를 따라 절단한 단면도이다.5 is a cross-sectional view taken along line IV-IV of FIG. 4.
도시한 바와 같이 먼저, 소스 및 드레인 전극(202,204)과 데이터 배선(DL)을 형성하고, 소스 및 드레인 전극(202,204)의 상부에 오믹 콘택층(206)을 형성한다.As shown, first, the source and drain electrodes 202 and 204 and the data line DL are formed, and the ohmic contact layer 206 is formed on the source and drain electrodes 202 and 204.
다음으로, 상기 소스 및 드레인 전극(202,204)에 걸쳐 위치하도록 본 발명의 공정에 따라 다결정 액티브패턴(미세 실리콘 결정층)(212)을 형성한다.Next, a polycrystalline active pattern (fine silicon crystal layer) 212 is formed according to the process of the present invention so as to be positioned over the source and drain electrodes 202 and 204.
상기 다결정 액티브 패턴(212)이 형성된 게이트 절연막(214)을 형성하고, 상기 소스 및 드레인 전극(202,204)의 이격된 영역에 대응하는 게이트 절연막(214)의 상부에 게이트 전극(216)을 형성한다.A gate insulating layer 214 on which the polycrystalline active pattern 212 is formed is formed, and a gate electrode 216 is formed on the gate insulating layer 214 corresponding to the spaced apart regions of the source and drain electrodes 202 and 204.
다음으로, 상기 게이트 전극(216)이 형성된 기판(200)의 전면에 질화 실리콘(SiNX)과 산화 실리콘(SiO)을 포함하는 무기절연물질 그룹 중 선택된 하나 또는 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)를 포함하는 유기절연물질 그룹 중 선택된 하나를 도포하여 보호막(218)을 형성한다.Next, one selected from the group of inorganic insulating materials including silicon nitride (SiN X ) and silicon oxide (SiO) on the entire surface of the substrate 200 on which the gate electrode 216 is formed, or benzocyclobutene (BCB) and acryl ( A protective film 218 is formed by applying one selected from a group of organic insulating materials including an acryl resin.
다음으로, 상기 보호막(218)과 그 하부의 게이트 절연막(214)을 식각하여 하부의 드레인 전극(204)을 노출하는 공정을 진행한다.Next, the process of exposing the lower drain electrode 204 by etching the passivation layer 218 and the gate insulating layer 214 thereunder.
다음으로, 노출된 드레인 전극(204)과 접촉하는 투명한 화소 전극(220)을 형성한다.Next, a transparent pixel electrode 220 in contact with the exposed drain electrode 204 is formed.
상기 투명한 화소 전극(220)은 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속 그룹 중 선택된 하나를 증착하여 형성한다.The transparent pixel electrode 220 is formed by depositing one selected from a group of transparent conductive metals including indium tin oxide (ITO) and indium zinc oxide (IZO).
전술한 바와 같은 공정을 통해 본 발명에 따른 다결정 박막트랜지스터를 포함하는 액정표시장치용 어레이기판을 제작할 수 있다.Through the above-described process, an array substrate for a liquid crystal display device including the polycrystalline thin film transistor according to the present invention can be manufactured.
본 발명에 따른 실리콘 결정화 방법은 결정립의 크기를 매우 조대하게 분포할 수 있도록 하여, 소자의 동작특성을 개선할 수 있는 효과가 있다.The silicon crystallization method according to the present invention can distribute the grain size very coarsely, thereby improving the operation characteristics of the device.
또한, 별도의 탈수소화 처리 및 별도의 결정화 장비를 이용한 결정화 공정 등을 진행하지 않아도 되므로 공정을 단순화하여 수율을 개선하는 효과가 있다.In addition, since it is not necessary to proceed with a separate dehydrogenation treatment and a crystallization process using a separate crystallization equipment, there is an effect of improving the yield by simplifying the process.
도 1a 내지 도 1b는 종래의 비정질 실리콘을 결정화하는 공정을 순서대로 도시한 도면이고,1A to 1B are diagrams sequentially illustrating a process of crystallizing conventional amorphous silicon,
도 2a 내지 도 2c는 본 발명에 따른 다결정 실리콘 형성 공정을 공정 순서에 따라 도시한 공정 단면도이고,2A to 2C are cross-sectional views illustrating a polycrystalline silicon forming process according to the present invention in a process sequence;
도 3a 내지 도 3e는 본 발명에 따른 다결정 박막트랜지스터의 제조공정을 공정 순서에 따라 도시한 공정 단면도이고,3A to 3E are cross-sectional views illustrating a process of manufacturing a polycrystalline thin film transistor according to the present invention in a process sequence;
도 4는 본 발명에 따른 다결정 박막트랜지스터를 구성한 액정표시장치용 어레이기판의 한 화소를 도시한 확대 평면도이고,4 is an enlarged plan view showing one pixel of an array substrate for a liquid crystal display device including a polycrystalline thin film transistor according to the present invention;
도 5는 도 4의 Ⅳ-Ⅳ를 따라 절단한 단면도이다.5 is a cross-sectional view taken along line IV-IV of FIG. 4.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
100 : 기판 102 : 씨드층100 substrate 102 seed layer
SC : 실리콘 결정SC: Silicon Crystal
Claims (12)
Priority Applications (1)
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|---|---|---|---|
| KR1020030074376A KR101031759B1 (en) | 2003-10-23 | 2003-10-23 | Method for crystallizing of Si, and methode for fabricating of poly-TFT |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030074376A KR101031759B1 (en) | 2003-10-23 | 2003-10-23 | Method for crystallizing of Si, and methode for fabricating of poly-TFT |
Publications (2)
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Family Applications (1)
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| KR1020030074376A KR101031759B1 (en) | 2003-10-23 | 2003-10-23 | Method for crystallizing of Si, and methode for fabricating of poly-TFT |
Country Status (1)
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8324085B2 (en) | 2008-12-08 | 2012-12-04 | Samsung Electronics Co., Ltd. | Method of manufacturing crystalline silicon |
| WO2013005945A2 (en) * | 2011-07-01 | 2013-01-10 | 포항공과대학교 산학협력단 | Method for manufacturing substrate for surface-enhanced raman scattering spectroscopy and substrate manufactured using the method |
| RU2474005C1 (en) * | 2011-05-27 | 2013-01-27 | Государственное образовательное учреждение высшего профессионального образования "Российский государственный педагогический университет им. А.И. Герцена" | Method to develop small-block films with perfect structure of blocks |
| KR101296906B1 (en) * | 2008-06-26 | 2013-08-14 | 엘지디스플레이 주식회사 | Manufacturing Method for Display |
| US8623746B2 (en) | 2010-04-14 | 2014-01-07 | Samsung Display Co., Ltd. | Polysilicon layer, method of preparing the polysilicon layer, thin film transistor using the polysilicon layer, and organic light emitting display device including the thin film transistor |
-
2003
- 2003-10-23 KR KR1020030074376A patent/KR101031759B1/en active IP Right Grant
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR101296906B1 (en) * | 2008-06-26 | 2013-08-14 | 엘지디스플레이 주식회사 | Manufacturing Method for Display |
| US8324085B2 (en) | 2008-12-08 | 2012-12-04 | Samsung Electronics Co., Ltd. | Method of manufacturing crystalline silicon |
| US8623746B2 (en) | 2010-04-14 | 2014-01-07 | Samsung Display Co., Ltd. | Polysilicon layer, method of preparing the polysilicon layer, thin film transistor using the polysilicon layer, and organic light emitting display device including the thin film transistor |
| RU2474005C1 (en) * | 2011-05-27 | 2013-01-27 | Государственное образовательное учреждение высшего профессионального образования "Российский государственный педагогический университет им. А.И. Герцена" | Method to develop small-block films with perfect structure of blocks |
| WO2013005945A2 (en) * | 2011-07-01 | 2013-01-10 | 포항공과대학교 산학협력단 | Method for manufacturing substrate for surface-enhanced raman scattering spectroscopy and substrate manufactured using the method |
| WO2013005945A3 (en) * | 2011-07-01 | 2013-03-14 | 포항공과대학교 산학협력단 | Method for manufacturing substrate for surface-enhanced raman scattering spectroscopy and substrate manufactured using the method |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101031759B1 (en) | 2011-04-29 |
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