KR100452443B1 - Method for fabricating of poly silicon Thin film transistor - Google Patents

Method for fabricating of poly silicon Thin film transistor Download PDF

Info

Publication number
KR100452443B1
KR100452443B1 KR20010087728A KR20010087728A KR100452443B1 KR 100452443 B1 KR100452443 B1 KR 100452443B1 KR 20010087728 A KR20010087728 A KR 20010087728A KR 20010087728 A KR20010087728 A KR 20010087728A KR 100452443 B1 KR100452443 B1 KR 100452443B1
Authority
KR
South Korea
Prior art keywords
layer
forming
pattern
oxide
thin film
Prior art date
Application number
KR20010087728A
Other languages
Korean (ko)
Other versions
KR20030057654A (en
Inventor
서현식
배종욱
김빈
Original Assignee
엘지.필립스 엘시디 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지.필립스 엘시디 주식회사 filed Critical 엘지.필립스 엘시디 주식회사
Priority to KR20010087728A priority Critical patent/KR100452443B1/en
Priority claimed from US10/310,965 external-priority patent/US6841433B2/en
Publication of KR20030057654A publication Critical patent/KR20030057654A/en
Application granted granted Critical
Publication of KR100452443B1 publication Critical patent/KR100452443B1/en

Links

Abstract

PURPOSE: A method for fabricating a poly silicon TFT(Thin Film Transistor) is provided to remove the remaining catalytic metal without doping directly ions on an active layer by doping ions on a poly silicon layer having an oxide layer pattern. CONSTITUTION: A buffer layer(102) is formed on a substrate(100). An amorphous silicon layer is deposited on the entire surface of the buffer layer including the buffer layer. A catalytic metal material is absorbed on an upper portion of the amorphous silicon layer. A poly silicon layer(106) is forming by crystallizing the amorphous silicon layer. An active region(108) is defined on the poly silicon layer. An oxide pattern(112) is formed thereon. The catalytic metal is removed from the active region of a lower portion of the oxide pattern by implanting n+ ions into the poly silicon layer. The poly silicon layer is etched by using the oxide pattern as a mask.

Description

다결정 실리콘 박막트랜지스터 제조방법{Method for fabricating of poly silicon Thin film transistor} Producing a polysilicon thin film transistors method {Method for fabricating of poly silicon Thin film transistor}

본 발명은 액정 표시장치에 관한 것으로, 특히 액정표시장치의 스윗칭 소자인 다결정 실리콘 박막 트랜지스터의 제조방법에 관한 것이다. The present invention relates to that, in particular, the manufacturing method of Switching device, the polysilicon thin film transistor of the liquid crystal display apparatus a liquid crystal display device.

일반적으로 다결정 실리콘박막을 형성하기 위해서는 순수 비정질 실리콘(intrinsic amorphous silicon)을 소정의 방법 즉, 플라즈마 기상증착법(Plasma chemical vapor deposition)이나 LPCVD(Low pressure CVD) 방법으로 절연 기판에 500Å의 두께로 비정질 실리콘 막을 증착한 후, 이를 다시 결정화하는 방법을 사용했다. In order to generally form a polycrystalline silicon thin film of pure amorphous silicon (intrinsic amorphous silicon) a predetermined way that is, plasma vapor deposition (Plasma chemical vapor deposition) and LPCVD (Low pressure CVD) method amorphous silicon to a thickness of 500Å on the insulating substrate by after the deposition film was used as a way to crystallize it again. 결정화 방법은 다음과 같이 크게 네 가지로 분류될 수 있다. Crystallization methods can be classified into four major as follows:

첫째, 레이저 열처리(laser annealing) 방법은 비정질 실리콘 박막이 증착된 기판에 레이저를 가해서 다결정 실리콘을 성장하는 방법이다. First, the laser heat treatment (laser annealing) method is a method of growing the polycrystalline silicon by applying a laser on this amorphous silicon thin film vapor-deposited substrate.

둘째, 고상 결정화(solid phase crystallization : 이하 SPC라 칭한다) 방법은 비정질 실리콘을 고온에서 장시간 열처리하여 다결정 실리콘을 형성하는 방법이다. Second, the SPC (solid phase crystallization: hereinafter referred to as SPC) method is a method for a long time at a high temperature heat treatment of the amorphous silicon to form polycrystalline silicon.

셋째, 금속유도 결정화(metal induced crystallization : MIC) 방법은 비정질 실리콘 상에 금속을 증착하여 다결정 실리콘을 형성하는 방법으로, 대면적의 유리기판을 사용할 수 있다. Third, a metal induced crystallization (metal induced crystallization: MIC) method is a method of forming a polycrystalline silicon by depositing a metal on an amorphous silicon, it is possible to use a glass substrate having a large area.

넷째, 금속유도 측면 결정화방법(metal induced lateral crystallization : MILC)방법은 액티브 영역에 산화막 패터을 형성한 후, 금속을 증착하여 다결정 실리콘을 형성하는 방법으로, 상기 산화막 패턴의 하부는 실리콘 결정이 측면으로 성장하기 때문에 캐리어의 이동도를 개선할 수 있는 방법이다. Fourth, the metal induced lateral crystallization method (metal induced lateral crystallization: MILC) method after forming teoeul oxide layer L in the active region, a method of depositing a metal to form a polycrystalline silicon, a lower portion of the oxide layer pattern is in this respect of silicon crystal since growth is a way to improve the carrier mobility.

첫번째 방법인 레이저 열처리는 현재 널리 연구되고 있는 다결정 실리콘 형성 방법으로 비정질 실리콘이 증착된 기판에 레이저 에너지를 공급하여 상기 비정질 실리콘을 용융상태로 만든후 냉각에 의해 다결정 실리콘을 형성하는 방법이다. The first method of laser heat treatment is a step of the amorphous silicon by supplying the laser energy to the currently widely studied and a method for forming the amorphous silicon into polycrystalline silicon deposited on the substrate forming a polycrystalline silicon by the cooling and then made into a molten state.

두번째 방법인 고상 결정화는 600℃ 이상의 고온을 견딜 수 있는 석영기판에 불순물의 확산을 방지하기 위해 소정의 두께로 완충층(buffer layer)을 형성하고, 상기 완충층 상에 비정질 실리콘을 증착한 후, 퍼니스에서 고온 장시간 열처리 하여 다결정 실리콘을 얻는 방법으로, 전술한 바와 같이 상기 고상 결정화는 고온에서 장시간 수행되므로 원하는 다결정 실리콘 상(phase)을 얻을 수 없으며, 그레인 성장 방향성이 불규칙하여 박막 트랜지스터로의 응용시 다결정 실리콘과 접속될 게이트 절연막이 불규칙하게 성장되어 소자의 항복전압이 낮아지는 문제점이 있고, 다결정 실리콘의 입경(grain)의 크기가 심하게 불균일하여 소자의 전기적 특성을 저하 시킬뿐만 아니라, 고가의 석영기판을 사용해야 하는 문제점이 있다. The second method of solid-phase crystallization, after forming the buffer layer (buffer layer) having a predetermined thickness to prevent diffusion of impurities in a quartz substrate which can withstand at least 600 ℃ high temperature, the deposition of amorphous silicon on the buffer layer, in a furnace in a manner to high temperature for a long time heat treatment to obtain a polycrystalline silicon, the solid phase crystallization, because a long time is run at high temperature can not be obtained a desired poly-crystalline silicon phase (phase), application polycrystalline silicon thin-film transistors to a grain growth direction randomly, as described above and a gate insulating film to be irregularly grown up and the problem that the breakdown voltage of the device lowered, not only by the size of the polycrystalline silicon grain size (grain) severe non-uniform degradation of the electrical properties of the device, use an expensive quartz substrate there are problems.

세번째 방법과 네 번째 방법인 금속유도 결정화는 저가의 대면적 유리기판을 사용하여 다결정 실리콘을 형성할 수 있으나, 상기 다결정 실리콘 내부의 네트워크(network) 속에 금속의 잔류물이 존재할 가능성이 많기 때문에 막질의 신뢰성을 보장하기 힘들지만, 상기 MIC 방법을 새로이 응용하여, 결정화된 다결정 실리콘을 박막 트랜지스터 및 액정표시장치의 스위칭 소자에 적용하려는 시도가 진행중이다. The film quality because many third method and the fourth method the possibility of metal induced crystallization is present in the metal in the cost of a large area using a glass substrate but may be formed of polycrystalline silicon, the network (network) within the polycrystalline silicon residue difficult to ensure the reliability, an attempt is made to apply the MIC method, new applications, the crystallized polycrystalline silicon thin film transistor and a switching element of a liquid crystal display device is in progress.

이하, 첨부된 도면을 참조하여, 금속 유도 결정화 공정을 통한 종래의 다결정 실리콘 형성공정을 설명한다. With reference to the accompanying drawings, a description a conventional polycrystalline silicon forming step through the metal induced crystallization process.

도 1a 내지 도 1c는 금속 유도 결정화 방법을 이용한 다결정 실리콘 박막트랜지스터의 제조공정을 순서대로 도시한 공정 단면도이다. Figure 1a to 1c is a cross-sectional views illustrating procedures for manufacturing the polycrystalline silicon thin film transistor using metal induced crystallization method in order.

먼저, 도 1a에 도시한 바와 같이, 기판(10)상에 질화 실리콘(SiN X )과 산화 실리콘(SiO 2 )을 포함한 실리콘 절연물질 그룹 중 선택된 하나를 증착하여 버퍼층(12)을 형성한다. First, to form the substrate 10 the buffer layer 12 by depositing a selected one of a silicon insulating material group including silicon nitride (SiN X), and silicon oxide (SiO 2) on the as shown in Figure 1a.

상기 버퍼층(12)은 가해진 열에 의해 기판(10)의 내부에서 알칼리 물질의 용출을 방지하기 위함이다. The buffer layer 12 is to prevent the elution of the alkaline material in the interior of the substrate 10 by the heat applied.

연속하여, 상기 버퍼층(12)의 상부에 비정질 실리콘(a-Si:H)을 증착하여 비정질 실리콘층(14)을 형성한다. Subsequently, the upper amorphous silicon (a-Si: H) on the buffer layer 12 by depositing and forming an amorphous silicon layer 14. 연속하여, 소정의 온도에서 상기 비정질 실리콘층(14)에 탈수소화 공정을 진행한다. Subsequently, the process proceeds to a dehydrogenation process to the amorphous silicon layer 14 at a predetermined temperature.

다음으로, 도 1b에 도시한 바와 같이, 상기 비정질 실리콘층(14)의 표면에 촉매금속(16)을 흡착한다. Next, as shown in Figure 1b, to adsorb the catalytic metal 16 on the surface of the a-Si layer 14.

대표적인 촉매금속(16)으로 니켈(Ni)을 사용하며, 그 외에 납(Pb)과 코발트(Co)등을 사용한다. Using nickel (Ni) as a major catalytic metal 16, and uses such as the addition of lead (Pb) and cobalt (Co).

상기 촉매금속(16)을 흡착하는 방법은 이온 샤워(ion shower), 이온 도핑(ion doping), 스퍼터링(sputtering)방법, CVD 방법 등을 사용할 수 있다. To adsorb the catalyst metal 16 may be an ion shower (ion shower), ion doping (ion doping), sputtering (sputtering) method, CVD method or the like.

전술한 방법으로 촉매금속(16)이 흡착된 비정질 실리콘층에 열을 가하면 도 1c에 도시한 바와 같은 다결정 실리콘층(15)이 형성된다. The polycrystalline silicon layer 15 as shown in Fig. 1c Applying heat to the catalytic metal 16 is adsorbed to the method described above the amorphous silicon layer is formed.

다음으로, 도 1d에 도시한 바와 같이, 상기 다결정 실리콘층 패턴하여 아일랜드(8)를 형성한다. Next, to form the island 8 and the polycrystalline silicon layer pattern, as shown in Fig. 1d.

다음, 도 1e에 도시된 공정은 게이트 절연막 및 게이트 전극을 형성하는 단계로, 상기 아일랜드(8) 상부에 제 2 절연막인 게이트 절연막(10) 및 게이트 전극(12)을 형성한다. Next, to form the process to the step of forming a gate insulating film and gate electrode, the island 8 second insulating film is a gate insulating film 10 and gate electrode 12 on the top shown in Figure 1e.

상기 아일랜드(8)는 두 개의 영역으로 구분될 수 있으며, 제 1 액티브 영역(14)은 순수 실리콘 영역이고, 제 2 액티브 영역(16, 17)은 불순물 영역이 그것이다. The island 8 may be divided into two regions, a first active region 14 is pure silicon region, the second active region (16, 17) is that the impurity region. 상기 제 2 액티브 영역(16, 17)은 상기 제 1 액티브 영역(14)의 양 가장자리에 위치하고 있다. The second active region (16, 17) is located on both edges of the first active region 14.

다음으로, 상기 게이트 전극(12)이 형성된 기판(10)의 전면에 n+이온(예를 들면 phosphorus)을 도핑한다. Next, phosphorus is doped n + ions (e.g. phosphorus) on the entire surface of substrate 10 is formed the gate electrode 12.

상기 n+ 이온을 도핑하는 이유는 상기 아일랜드 형상의 액티브층 특히 제 1 액티브영역(14)에 남아 있는 촉매금속을 제거하기 위한 것이다. The reason for doping the n + ion is to remove the metal catalyst remaining in the active layer, particularly the first active region 14 of the island-like.

상기 이온 도핑 후 활성화 공정을 진행하게 되면, 상기 게이트 전극(12)의 하부의 특히 제 1 액티브 영역(8)에 존재하는 촉매금속의 잔사가 평면적 관점으로 보면, 게이트 전극(12)의 바깥쪽으로 확산되어 빠져 나와 도핑된 이온과 반응하여, 상기 제 2 액티브영역(16,17)과 게이트 절연막(10)의 계면에 존재하게 된다. When conducted after the ion doping activation step, the lower, especially the first active region (8) The catalyst metal residues present in the said gate electrode 12. In the plan view perspective, the diffusion to the outside of the gate electrode 12 is shown to react with the doping ions out of, the first is present at the interface of the two active regions 16 and 17 and the gate insulating film 10.

따라서, 다음 공정으로 상기 게이트 전극을 식각 방지막으로 하여, 상기 노출된 게이트 절연막을 식각하게 되면 대부분의 금속잔사를 제거할 수 있다. Therefore, it is possible to process when the next to the gate electrode film by etching, the etching the exposed gate insulating film to remove most of the metal residues.

결과적으로, 상기 게이트 절연막(10)및 상기 게이트 전극(12)은 상기 제 1액티브 영역(14) 상에 형성된다. As a result, the gate insulating film 10 and the gate electrode 12 is formed on the first active region 14.

이때, 상기 제 1 절연막과 제 2 절연막은 질화 실리콘(SiN x ), 산화 실리콘(SiO 2 ), TEOS(Tetra Ethoxy Silane)로 구성된 집단에서 선택된 물질로 형성한다. At this time, the first insulating film and second insulating film is formed of a material selected from the group consisting of silicon nitride (SiN x), silicon oxide (SiO 2), TEOS (Tetra Ethoxy Silane).

다음으로, 도 1f에 도시한 바와 같이, 상기 제 2 액티브 영역(16,17)에 저항성 접촉층을 형성하기 위해 도펀트(dopant)로서 p+ 불순물 이온을 도핑 한다. Next, phosphorus is doped p + impurity ions as, as shown in Figure 1f, a dopant (dopant) to form an ohmic contact layer on the second active region (16, 17).

이 때, 상기 게이트 전극(12)은 상기 제 1 액티브 영역(14)에 도펀트가 침투하는 것을 방지하는 이온 스타퍼(Ion-stopper)의 역할을 하게 된다. At this time, the gate electrode 12 is to act as a buffer ion star (Ion-stopper) for preventing a dopant penetrate in the first active region 14.

상기 도펀트는 B 2 H 6 등의 3족 원소가 도핑된다. The dopant is doped with a Group III element such as B 2 H 6.

도 1g는 게이트 전극(12)과 제 2 액티브 영역(16, 17) 및 제 2 절연층(10)의 전면에 걸쳐 제 3 절연층인 층간 절연막(Inter layer insulator ;18)을 증착하고 패터닝하는 단계로, 상기 제 2 액티브 영역(16, 17)에 제 1 콘택홀과 제 2 콘택홀(16', 17')을 형성한다. Figure 1g is a gate electrode 12 and the second active region (16, 17) and second insulating third insulating layer is an interlayer insulating film over the entire surface of the layer (10); depositing a (Inter layer insulator 18) and patterned as to form the second active region (16, 17), the first contact hole and the second contact hole (16 ', 17') on.

도 1h에 도시된 도면은 여러 가지 공정을 복합적으로 나타내고 있다. The diagram shown in Figure 1h shows a combination of a number of processes.

먼저, 도 1g에서 형성한 콘택홀(16', 17')을 통해 제 2 액티브 영역(16, 17)과 각각 접촉하는 소스 전극(20)및 드레인 전극(22)을 형성한다. First, FIG forming a contact hole (16 ', 17'), the second active region (16, 17) and the source electrode 20 and drain electrode 22 each in contact with the formation at 1g.

전술한 바와 같은 공정으로, 종래의 금속 유도 결정화 방법을 이용한 p+형 다결정 실리콘 박막트랜지스터(T)를 형성할 수 있다. The procedure described above, it is possible to form the p + type polycrystalline silicon thin film transistor (T) using a conventional metal induced crystallization methods.

이를 액정표시장치용 어레이기판에 적용하게 되면, 상기 전극들(20, 22) 및기판(10)의 전면에 걸쳐 보호층(26)을 증착하고 패터닝하여, 상기 드레인 전극(22)의 일부를 노출하는 콘택홀(27)을 형성한다. When applying it to the array substrate for a liquid crystal display device, the electrodes 20, 22 and by depositing and patterning a protective layer 26 over the entire surface of substrate 10, exposing a portion of the drain electrode 22 to form a contact hole 27 for.

그리고, 투명 도전전극을 증착하고 패터닝하여, 상기 노출된 드레인 전극(22)과 접촉하는 화소전극(28)을 형성한다. And, by depositing and patterning a transparent conductive electrode, and a pixel electrode 28 that contacts the drain electrode 22, the exposed.

이와 같은 방법으로 본 발명에 따른 다결정 실리콘 박막트랜지스터를 포함한 액정표시장치용 어레이기판을 제작할 수 있다. According to the invention in this way it can be manufactured array substrate for a liquid crystal display device including a polycrystalline silicon thin film transistor.

전술한 바와 같은 다결정 실리콘 박막트랜지스터 형성방법은 상기 결정층에 남아 있는 금속잔사를 제거하기 위해 n+ 이온을 도핑하게 된다. Polysilicon thin-film transistor forming method as described above is doped with n + ion to remove metal residue left in the crystal layer.

촉매금속을 제거하는 공정이 완료된후, 상기 게이트 절연막을 식각한다 해도, 상기 p+ 이온을 도핑하여 오믹 콘택층을 형성하는 제 2 액티브 영역에 상기 n+이온이 남아 있을 수 있다. After the step of removing the catalyst metal has been completed, even if the gate insulating film is etched, the second active area for forming an ohmic contact layer by doping the p + n + ions are the ions may remain.

따라서, 이와 같은 경우에는 상기 p+ 이온을 도핑할 경우, 상기 n+이온이 남아 있을 것을 감안한 까다로운 도핑 조건 때문에 공정상 복잡함이 있고, 도핑조건을 제대로 맞추지 못하면 소자의 특성이 나빠지는 문제가 있다. Therefore, there is such a case, if the doping of the p + ions, wherein since n + demanding doping conditions ions taking into account that there will be left, and the process the complex, if synching the doping conditions properly deteriorate characteristics of the device is a problem.

본 발명은 전술한 바와 같은 문제를 해결하기 위한 목적으로 안출된 것으로, 상기 제 1 액티브 영역과 제 2 액티브 영역에 별도의 산화막 패턴을 형성한 후, 이온을 도핑하여 촉매금속의 잔사를 제거하는 공정을 진행한다. The present invention is to form a separate oxide layer pattern to be conceived in order to solve the problems as described above, the first active region and the second active region and then, by doping ion step of removing the residue of the catalyst metal the progress.

이와 같이 하면, 상기 액티브 영역에 남아 있는 촉매금속의 잔사를 효과적으로 제거할 수 있는 동시에, 상기 n+ 이온이 액티브 영역에 도핑되는 것을 막을 수 있으므로, 상기 제 2 액티브 영역에 도펀트(p+ 이온)를 도핑하기 위한 조건이 까다롭지 않아 공정상 복잡함이 없고, 소자의 특성 또한 개선된다. According to this, to dope the same time to effectively remove the residue of the metal catalyst remaining in the active region, it said n + because the ions can be prevented from being doped into the active region, dopant (p + ion) in said second active region this does not fussy the process conditions for the complex, it is also improved characteristics of the device.

도 1a 내지 도 1h는 종래의 다결정 박막트랜지스터 제조방법을 공정순서에 따라 도시한 공정 단면도이고, Figure 1a to 1h is a cross-sectional views showing a manufacturing method according to the conventional polycrystalline thin film transistor in the process sequence,

도 2a 내지 도 2f는 다결정 실리콘 박막트랜지스터의 액티브층을 형성하는 방법을 본 발명의 공정 순서에 따라 도시한 공정 단면도이고, Figures 2a-2f are cross-sectional views showing a process in accordance with the method of forming the active layer of the polycrystalline silicon thin film transistor in a process sequence of the present invention,

도 3a 내지 도 3d는 본 발명에 따른 다결정 실리콘 박막트랜지스터의 제조 공정을 순서대로 도시한 도면이다. Figures 3a to 3d are diagrams showing the fabrication process of the poly-Si TFT according to aspects of the present invention in order.

<도면의 주요부분에 대한 부호의 설명> <Description of the Related Art>

100 : 투명한 절연기판 102 : 버퍼층 100: Transparent insulating substrate 102: a buffer layer

106 : 다결정 실리콘층 108 : 액티브 영역 106: poly-crystalline silicon layer 108: an active region

112 : 산화막 패턴 112: oxide film pattern

전술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 따른 다결정 실리콘 박막트랜지스터의 액티브층 형성방법은 기판 상에 절연막인 버퍼층을 형성하는 단계와; An active layer forming method of the polysilicon thin film transistor according to aspects of the present invention for achieving the object described above includes the steps of forming a buffer layer of insulating film on the substrate; 상기 버퍼층이 형성된 기판의 전면에 비정질 실리콘을 증착하는 단계와;상기 비정질 실리콘층의 상부에 촉매금속을 흡착하는 단계와; Depositing amorphous silicon on the entire surface of the substrate is the buffer layer; and a step for adsorbing a catalyst metal on top of said amorphous silicon layer; 상기 촉매금속이 흡착된 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계와; And crystallizing the metal catalyst adsorbed an amorphous silicon layer into a polysilicon layer; 상기 다결정 실리콘층에 액티브 영역을 정의하는 단계와; Comprising the steps of: defining an active region on said polysilicon layer; 상기 정의된 액티브 영역과 평면적으로 겹쳐지는 산화막 패턴을 형성하는 단계와; Forming an oxide layer pattern that is two-dimensionally overlap with the definition of the active area; 상기 산화막 패턴이 포함된 다결정 실리콘층에 n+ 이온을 도핑한 후 열처리 하여, 상기 산화막 패턴 하부의 액티브 영역에 존재하는 촉매금속을 제거하는 단계와; By heat treatment after doping the n + ions to the polycrystalline silicon layer containing the oxide layer pattern, removing the catalyst metal present in the active region of the lower oxide layer pattern; 상기 산화막 패턴을 마스크로 하여 노출된 다결정층을 식각하는 단계를 포함한다. And a step of etching the exposed polysilicon layer and the oxide layer pattern as a mask.

상기 도핑된 n+ 이온과 다결정 실리콘층의 실리콘이 반응하여, 상기 산화막 패턴이 형성되지 않은 다결정 실리콘층의 표면에 실리사이드가 형성된다. By the reaction of the silicon-doped n + ions and the polycrystalline silicon layer, a silicide is formed on the surface of the polysilicon layer is the oxide layer pattern is not formed.

상기 촉매금속은 니켈(Ni), 코발트(Co), 납(Pb)으로 구성된 금속 그룹 중 선택된 하나이다. The catalyst metal is nickel (Ni), cobalt (Co), the selected one of lead (Pb), the group consisting of metal.

상기 버퍼층은 질화 실리콘(SiO 2 )과 산화 실리콘(SiN X )을 포함한 무기절연물질 그룹 중 선택된 하나로 증착하여 형성한다. The buffer layer is formed by depositing a selected one of an inorganic insulating material group including silicon nitride (SiO 2) and silicon oxide (SiN X).

본 발명의 특징에 따른 다결정 실리콘 박막트랜지스터 제조방법은 기판 상에 제 1 절연막인 버퍼층을 형성하는 단계와; Polycrystalline silicon thin film transistor manufacturing method in accordance with aspects of the present invention comprises the steps of forming a buffer layer of a first insulating film on the substrate; 상기 버퍼층이 형성된 기판의 전면에 비정질 실리콘을 증착하는 단계와; Depositing amorphous silicon on the front of the substrate on which the buffer layer is formed and; 상기 비정질 실리콘층의 상부에 촉매금속을 흡착하는 단계와; Step for adsorbing a catalyst metal on top of said amorphous silicon layer; 상기 촉매금속이 흡착된 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계와; And crystallizing the metal catalyst adsorbed an amorphous silicon layer into a polysilicon layer; 상기 다결정 실리콘층에 액티브 영역을 정의하는 단계와; Comprising the steps of: defining an active region on said polysilicon layer; 상기 정의된 액티브 영역과 평면적으로 겹쳐지는 산화막 패턴을 형성하는 단계와; Forming an oxide layer pattern that is two-dimensionally overlap with the definition of the active area; 산화막 패턴이 포함된 결정질 실리콘층에 n+ 이온을 도핑한 후 열처리 하여, 상기 산화막 패턴의 하부에 존재하는 촉매금속을 제거하는 단계와; By heat treatment after doping the n + ions to the polycrystalline silicon layer with the oxide film pattern, and the step of removing the catalyst metal present in the lower portion of the oxide layer pattern; 상기 산화막 패턴을 마스크로 하여, 노출된 다결정 실리콘층을 식각하는 단계와; Step of the oxide layer pattern as a mask, etching the exposed polysilicon layer; 상기 산화막 패턴을 제거하여 아일랜드 형상의 액티브층을 형성하는 단계와; The step of removing the oxide layer pattern formed in the active layer of island shape; 상기 액티브층의 일부 상부에 제 2 절연막인 게이트 절연막을 형성하는 단계와; Forming a gate insulating film a second insulating film on the upper portion of the active layer; 상기 게이트 절연막 상부의 액티브층 상에 게이트 전극을 형성하는 단계와; And forming a gate electrode on the gate insulating film above the active layer; 상기 게이트 전극 양측으로 노출된 액티브층에 불순물을 도핑하여, 오믹 콘택층을 형성하는 단계와; By doping an impurity into the active layer exposed by the gate electrode on both sides, forming an ohmic contact layer; 상기 오믹 콘택층이 형성된 기판의 전면에 제 3 절연막을 형성하는 단계와; And forming a third insulating film on the entire surface of the substrate on which the ohmic contact layer is formed; 상기 제 3 절연막을 패턴하여, 상기 오믹 콘택층을 노출하는 제 1 콘택홀과 제 2 콘택홀을 형성하는 단계와; To pattern the third insulating film, and forming a first contact hole and the second contact hole to expose the ohmic contact layer; 상기 제 1 콘택홀을 통해 노출된 오믹 콘택층과 접촉하는 소스전극과, 상기 제 2 콘택홀을 통해 오믹 콘택층과 접촉하는 드레인 전극을 형성하는 단계를 포함한다. And forming a drain electrode in contact with the ohmic contact layer via the first contact with the source electrode, the second contact hole, which is in contact with the exposed ohmic contact layer via the hole.

이하, 첨부된 도면과 실시예를 참조하여 본 발명을 상세히 설명한다. Reference to the accompanying drawings and embodiments to the present invention will be described in detail.

-- 실시예 -- - Example -

본 발명은 촉매금속을 이용하여 결정화된 결정층에 별도의 산화막 패턴을 형성한 후 이온을 도핑하고 활성화하여, 상기 산화막 패턴의 하부 결정층에 남아 있는 촉매금속의 잔사를 제거하는 것을 특징으로 한다. The present invention is characterized in that by doping after the formation of the separate oxide layer pattern on a crystal layer crystallized using the metal catalyst ions and activated, to remove the residue of the metal catalyst remaining in the lower crystalline layer of the oxide layer pattern.

도 2a 내지 도 2f를 참조하여, 본 발명에 따른 촉매금속 잔사의 제거방법을 설명한다. See Fig. 2a to 2f, a description of the method of removing the catalyst metal residue in accordance with the present invention.

먼저 도 2a에 도시한 바와 같이, 기판(100)상에 질화 실리콘(SiN X )과 산화 실리콘(SiO 2 )을 포함하는 무기절연 물질 그룹 중 선택된 하나를 증착하고 패턴하여, 버퍼층(102)을 형성한다. First, as shown in Figure 2a, by depositing a selected one of an inorganic insulating material group including silicon nitride (SiN X), and silicon oxide (SiO 2) on the substrate 100 and pattern to form a buffer layer 102 do.

연속하여, 상기 버퍼층(102)의 상부에 비정질 실리콘을 증착하여, 비정질 실리콘층(104)을 형성한다. Subsequently, by depositing amorphous silicon on top of the buffer layer 102 to form the amorphous silicon layer 104.

연속하여, 도 2b에 도시한 바와 같이, 상기 비정질 실리콘층(104)의 상부에 촉매금속(105)을 미량 흡착한다. Subsequently, as shown in Figure 2b, the upper trace absorption of the catalyst metal 105 on the a-Si layer 104.

상기 촉매금속(105)이 흡착된 비정질 실리콘층(104)에 열을 가하면, 상기 비정질 실리콘층(104)의 표면에서는 상기 흡착된 촉매금속과 실리콘이 반응하여 실리사이드(NiSi 2 )가 형성되며, 상기 실리 사이드는 비정질 실리콘층(104)의 하부로 확산(diffusion)되면서 결정화가 진행된다. The catalyst metal 105. Applying heat to the amorphous silicon layer 104 is absorbed, there is formed a silicide (NiSi 2), by the above adsorption catalyst metal and silicon react on the surface of the a-Si layer 104, the silicide is the crystallization proceeds while being diffused (diffusion) into the lower portion of the amorphous silicon layer 104.

따라서, 도 2c에 도시한 바와 같이, 다수의 결정립(110)으로 구성된 다결정실리콘층(106)이 형성된다. Thus, a polycrystalline silicon layer 106 is made up of a plurality of crystal grains 110, as shown in Figure 2c is formed.

다음으로,2d에 도시한 바와 같이, 상기 다결정층(106)의 상부에 산화막을 형성한 후 패턴하여, 액티브 영역(108)을 정의하는 산화막 패턴(112)을 형성한다. Next, as illustrated in 2d, after forming an oxide film on top of the polycrystalline layer 106, the pattern to form an oxide film pattern 112 defining an active region (108).

상기 액티브 영역(108)은 다시 채널의 역할을 하는 제 1 액티브 영역(114)과, 오믹 콘택층이 되는 제 2 액티브 영역(116,117)으로 정의한다. The active region 108 is defined as the first active region 114 and the second active areas (116 117) which the back ohmic contact layer that serves as a channel.

연속하여, 상기 산화막 패턴(112)을 포함한 다결정 실리콘층(06)의 상부에 n+이온을 도핑한 후 열처리 공정을 진행하게 되면, 상기 산화막 패턴(112) 하부의 제 1 액티브 영역(114)과 제 2 액티브 영역(116,117)에 남아 있던 촉매금속이 산화막 패턴의 밖으로 확산되어 빠져나와, 도핑된 이온과 반응하게 된다. Subsequently, when the forward and then doped with n + ion to the upper heat-treating step of the polycrystalline silicon layer (06) including the oxide film pattern 112, the oxide layer pattern 112, a lower portion of the first active region 114 and the the second metal catalyst remaining in the active region (116 117) to escape diffuses out of the oxide film pattern, is reacted with the doped ions.

만약, 상기 촉매금속이 니켈(Ni)이고 상기 도핑 물질이 인(phosphorus)이라면 NiP로 반응하게 된다. If this if the catalytic metal nickel (Ni) and phosphorus (phosphorus) is doped with the substance is reacted with NiP.

따라서, 상기 촉매금속의 잔사와 도핑된 이온이 반응한 반을물은 상기 산화막 패턴(112)이 형성되지 않은 다결정 층(106)에 존재하게 된다. Thus, the one half and the residue was purified by an ion doped in the metal catalyst the reaction water is present in the polycrystalline layer 106 is not formed where the oxide film pattern 112.

다음으로, 도 2e에 도시한 바와 같이, 상기 산화막 패턴(112)을 마스크로 하여 하부에 노출된 다결정층을 제거한다. Next, as shown in Figure 2e, to remove the polycrystalline layer exposed to the bottom by the oxide film pattern 112 as a mask.

연속하여, 도 2f에 도시한 바와 같이, 소정의 식각 수단을 이용하여 산화막 패턴(112)을 제거함으로서 비로서 액티브층(108)을 형성할 수 있다. Subsequently, as can be as shown in Fig. 2f, by using a predetermined etching means, by removing the oxide film pattern 112 to form the non-active layer 108.

이하, 3a 내지 도 3d의 공정은 도 2a 내지 도 2f의 공정에 연속하여, 박막트랜지스터를 형성하는 공정을 순서대로 설명한다. Or less, and 3a to 3d of the continuous process of Fig. 2a to 2f is a process, it will be explained a process of forming a thin film transistor in the order.

도 3a는 상기 도 2a 내지 2f의 공정을 통해 제작된 액티브층의 단면을 도시한 것이다. Figure 3a shows a cross-section of the active layer produced through the process of Figures 2a to 2f.

앞에서도 설명하였지만, 상기 액티브층(108)은 제 1 액티브영역(114)과 제 2 액티브 영역(116,117)으로 정의된다. Although described previously, the active layer 108 is defined as the first active region 114 and the second active areas (116 117).

다음, 도 3b에 도시된 공정은 게이트 절연막 및 게이트 전극을 형성하는 단계로, 상기 액티브층(108) 상부에 제 2 절연막인 게이트 절연막(110) 및 게이트 전극(112)을 형성한다. Next, to form the process to the step of forming a gate insulating film and the gate electrode, the active layer 108, a gate insulating film 110 and gate electrode 112, a second insulating film on the upper shown in Figure 3b.

상기 게이트 절연막(110) 및 상기 게이트 전극(112)은 상기 제 1 액티브 영역(114) 상에 위치한 형상이다. The gate insulating film 110 and the gate electrode 112 is shaped, located on the first active region 114.

이때, 상기 제 1 절연막과 제 2 절연막은 질화 실리콘(SiN x ), 산화 실리콘(SiO 2 ), TEOS(Tetra Ethoxy Silane)로 구성된 집단에서 선택된 물질로 형성한다. At this time, the first insulating film and second insulating film is formed of a material selected from the group consisting of silicon nitride (SiN x), silicon oxide (SiO 2), TEOS (Tetra Ethoxy Silane).

상기 게이트 전극(112)과 게이트 절연막(110)은 마스크의 수를 절감하기 위해 동일 패턴으로 형성한다. The gate electrode 112 with the gate insulating film 110 is formed in the same pattern to reduce the number of masks.

상기 게이트 전극(112)을 형성한 후에, 상기 제 2 액티브 영역에 저항성 접촉층을 형성하기 위해 p+ 이온을 도핑을 한다. After forming the gate electrode 112 and the p + doped with ions to form the ohmic contact layer on the second active region. 이 때, 상기 게이트 전극(112)은 상기 제 1 액티브 영역(114)에 도펀트가 침투하는 것을 방지하는 이온 스타퍼(Ion-stopper)의 역할을 하게 된다. At this time, the gate electrode 112 is to act as a buffer ion star (Ion-stopper) for preventing a dopant penetrate in the first active region 114.

상기 도핑된 도펀트는 B 2 H 6 등의 3족 원소이므로 상기 제 1 액티브 영역(114)에는 P평 채널이 형성된다. The dopant is doped is formed with a P-channel flat because Group III element such as B 2 H 6 wherein the first active region 114.

도 3c는 게이트 전극(112)과 제 2 액티브 영역(116, 117) 및 제 2 절연층(110)의 전면에 걸쳐 제 3 절연층인 층간 절연막(Inter layer insulator ; 118)을 증착하고 패터닝하는 단계로, 상기 제 2 액티브 영역(116, 117)에 제 1 콘택홀과 제 2 콘택홀(116', 117')을 형성한다. Figure 3c is a gate electrode 112 and the second active region (116, 117) and second insulating third insulating layer is an interlayer insulating film over the entire surface of the layer (110); depositing a (Inter layer insulator 118) and patterned as to form the second active region (116, 117) a first contact hole and the second contact hole (116 ', 117') on.

도 3d에 도시된 도면은 여러 가지 공정을 복합적으로 나타내고 있다. Figure 3d is a view showing the complex is indicated by a number of processes.

먼저, 도 3c에서 형성한 콘택홀(116', 117')을 통해 제 2 액티브 영역(116, 117)과 각각 접촉하는 소스 전극(120) 및 드레인 전극(122)을 형성한다. First, forming a contact hole (116 ', 117') a second active region (116, 117) and the source electrode 120 and drain electrode 122 in contact respectively with the formed in Figure 3c.

이후, 상기 전극들(120, 122) 및 기판의 전면에 걸쳐 보호층(126)을 증착하고 패터닝하여 상기 드레인 전극(122)의 일부를 노출하는 드레인 콘택홀(127)을 형성한다. Then, to form a drain contact hole 127 for exposing a part of the drain electrode 122 by depositing a passivation layer 126 over the entire surface of the electrodes 120 and 122, and the substrate and patterned.

그리고, 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함한 투명 도전성 금속물질을 증착하고 패터닝하여, 상기 노출된 드레인 전극(122)과 접촉하는 투명한 화소전극(128)을 형성한다. Then, the indium-tin-oxide (ITO) and indium-zinc-depositing a transparent conductive metal material including oxide (IZO) and patterned to form a transparent pixel electrode 128 in contact with the drain electrode 122, the exposed do.

이와 같은 방법으로 본 발명에 따른 다결정 실리콘 박막트랜지스터를 포함한 액정표시장치용 어레이기판을 제작할 수 있다. According to the invention in this way it can be manufactured array substrate for a liquid crystal display device including a polycrystalline silicon thin film transistor.

본 발명에 따른 다결정 실리콘 박막트랜지스터 제조방법은, 다결정 실리콘층의 액티브 영역 상부에 산화막 패턴을 형성한 후, 상기 산화막 패턴이 형성된 다결정 실리콘층에 이온을 도핑하여 촉매금속의 잔사를 제거하는 방법을 사용하기 때문에, 상기 액티브층에 직접 이온을 도핑하지 않고도 효과적으로 촉매금속의 잔사를 제거할 수 있다. Method of producing polycrystalline silicon thin film transistor according to the present invention, after forming an oxide film pattern on the active region above the polycrystalline silicon layer, using the method of the doping ions into the oxide film is a polysilicon layer pattern is formed to remove the residue of the catalyst metal to reason, it is possible to remove the residue of the metal catalyst efficiently without doping the ions directly on the active layer.

따라서, 상기 도핑된 이온에 의한 박막트랜지스터의 동작 불량이 발생하지 않고, 종래와는 달리 제 2 액티브영역에 p+이온을 도핑하는 조건이 까다롭지 않기 때문에 수율(yield)을 개선할 수 있는 효과가 있다. Therefore, it is in the an operation failure of the TFT does not occur due to the doped ions, because unlike the conventional Claim not a condition that doping the p + ion in the second active region fussy to improve the yield (yield) effect .

Claims (12)

  1. 기판 상에 절연막인 버퍼층을 형성하는 단계와; Forming an insulating film of a buffer layer on a substrate;
    상기 버퍼층이 형성된 기판의 전면에 비정질 실리콘을 증착하는 단계와; Depositing amorphous silicon on the front of the substrate on which the buffer layer is formed and;
    상기 비정질 실리콘층의 상부에 촉매금속을 흡착하는 단계와; Step for adsorbing a catalyst metal on top of said amorphous silicon layer;
    상기 촉매금속이 흡착된 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 Crystallizing the metal catalyst adsorbed an amorphous silicon layer into a polysilicon layer
    단계와; Step;
    상기 다결정 실리콘층에 액티브 영역을 정의하는 단계와; Comprising the steps of: defining an active region on said polysilicon layer;
    상기 정의된 액티브 영역과 평면적으로 겹쳐지는 산화막 패턴을 형성하는 단계와; Forming an oxide layer pattern that is two-dimensionally overlap with the definition of the active area;
    상기 산화막 패턴이 포함된 다결정 실리콘층에 n+ 이온을 도핑한 후 열처리 하여, 상기 산화막 패턴 하부의 액티브 영역에 존재하는 촉매금속을 제거하는 단계와; By heat treatment after doping the n + ions to the polycrystalline silicon layer containing the oxide layer pattern, removing the catalyst metal present in the active region of the lower oxide layer pattern;
    상기 산화막 패턴을 마스크로 하여 노출된 다결정층을 식각하는 단계를 A step of etching the exposed polysilicon layer and the oxide layer pattern as a mask.
    포함한 다결정 실리콘 박막트랜지스터의 액티브층 형성방법. The method of forming an active layer of polycrystalline silicon thin film transistor including.
  2. 삭제 delete
  3. 제 1 항에 있어서, According to claim 1,
    상기 촉매금속은 니켈(Ni), 코발트(Co), 납(Pb)으로 구성된 금속 그룹 중 선택된 하나로 형성한 다결정 실리콘 박막트랜지스터의 액티브층 형성방법. The catalyst metal is nickel (Ni), cobalt (Co), the active layer forming method of the polysilicon thin film transistors formed of a selected one of lead (Pb), the group consisting of metal.
  4. 제 1 항에 있어서, According to claim 1,
    상기 버퍼층은 질화 실리콘(SiO 2 )과 산화 실리콘(SiN X )을 포함한 무기절연물질 그룹 중 선택된 하나로 증착한 다결정 실리콘 박막트랜지스터의 액티브층 형성방법. The buffer layer is a silicon nitride (SiO 2) and silicon oxide (SiN X) inorganic insulating a method of forming an active layer of a polysilicon thin film transistor as one of the deposited material including a group selected.
  5. 기판 상에 제 1 절연막인 버퍼층을 형성하는 단계와; Forming a first buffer layer of the first insulating film on a substrate;
    상기 버퍼층이 형성된 기판의 전면에 비정질 실리콘을 증착하는 단계와; Depositing amorphous silicon on the front of the substrate on which the buffer layer is formed and;
    상기 비정질 실리콘층의 상부에 촉매금속을 흡착하는 단계와; Step for adsorbing a catalyst metal on top of said amorphous silicon layer;
    상기 촉매금속이 흡착된 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 Crystallizing the metal catalyst adsorbed an amorphous silicon layer into a polysilicon layer
    단계와; Step;
    상기 다결정 실리콘층에 액티브 영역을 정의하는 단계와; Comprising the steps of: defining an active region on said polysilicon layer;
    상기 정의된 액티브 영역과 평면적으로 겹쳐지는 산화막 패턴을 형성하는 단계와; Forming an oxide layer pattern that is two-dimensionally overlap with the definition of the active area;
    산화막 패턴이 포함된 다결정 실리콘층에 n+ 이온을 도핑한 후 열처리 하여, 상기 산화막 패턴의 하부에 존재하는 촉매금속을 제거하는 단계와; By heat treatment after doping the n + ions to the polycrystalline silicon layer with the oxide film pattern, and the step of removing the catalyst metal present in the lower portion of the oxide layer pattern;
    상기 산화막 패턴을 마스크로 하여, 노출된 다결정 실리콘층을 식각하는 단계와; Step of the oxide layer pattern as a mask, etching the exposed polysilicon layer;
    상기 산화막 패턴을 제거하여 아일랜드 형상의 액티브층을 형성하는 단계와; The step of removing the oxide layer pattern formed in the active layer of island shape;
    상기 액티브층의 일부 상부에 제 2 절연막인 게이트 절연막을 형성하는 단계와; Forming a gate insulating film a second insulating film on the upper portion of the active layer;
    상기 게이트 절연막 상부의 액티브층 상에 게이트 전극을 형성하는 단계와; And forming a gate electrode on the gate insulating film above the active layer;
    상기 게이트 전극 양측으로 노출된 액티브층에 불순물 이온을 도핑하여, 오믹 콘택층을 형성하는 단계와; By doping the impurity ions in the active layer is exposed to both sides of the gate electrode, and forming an ohmic contact layer;
    상기 오믹 콘택층이 형성된 기판의 전면에 제 3 절연막을 형성하는 단계와; And forming a third insulating film on the entire surface of the substrate on which the ohmic contact layer is formed;
    상기 제 3 절연막을 패턴하여, 상기 오믹 콘택층을 노출하는 제 1 콘택홀과 제 2 콘택홀을 형성하는 단계와; To pattern the third insulating film, and forming a first contact hole and the second contact hole to expose the ohmic contact layer;
    상기 제 1 콘택홀을 통해 노출된 오믹 콘택층과 접촉하는 소스전극과, 상기 제 2 콘택홀을 통해 오믹 콘택층과 접촉하는 드레인 전극을 형성하는 단계 Through the first contact with the source electrode, the second contact hole, which is in contact with the exposed ohmic contact layer over the hole to form a drain electrode in contact with the ohmic contact layer
    를 포함하는 다결정 실리콘 박막트랜지스터 제조방법. Method of producing polycrystalline silicon thin film transistor comprising a.
  6. 삭제 delete
  7. 제 5 항에 있어서, 6. The method of claim 5,
    상기 촉매금속은 니켈(Ni), 코발트(Co), 납(Pb)으로 구성된 금속 그룹 중 선택된 하나로 형성한 다결정 실리콘 박막트랜지스터 제조방법. The catalyst metal is nickel (Ni), cobalt (Co), a method of producing polycrystalline silicon thin film transistor formed of a selected one of lead (Pb), the group consisting of metal.
  8. 제 5 항에 있어서, 6. The method of claim 5,
    상기 제 1 및 제 2 절연막은 실리콘 질화막(SiN x ), 실리콘 산화막(SiO 2 ), TEOS(Tetra Ethoxy Silane)로 구성된 집단에서 선택된 물질인 다결정 실리콘 박막 트랜지스터 제조방법. The first and second insulating film A method of manufacturing a silicon nitride film (SiN x), silicon oxide (SiO 2), TEOS (Tetra Ethoxy Silane) , the polysilicon thin film material selected from the group consisting of a transistor.
  9. 제 5 항에 있어서, 6. The method of claim 5,
    상기 불순물은 P-형 반도체인 다결정 실리콘 박막 트랜지스터 제조방법. The production method for a P- type semiconductor impurity, the polysilicon thin film transistor.
  10. 제 1 항에 있어서, According to claim 1,
    상기 n+이온을 도핑한 후 열처리를 진행하면, 상기 산화막 패턴 하부의 촉매금속이 산화막 패턴 외의 다결정층으로 확산되어 상기 n+이온과 반응하여 반응물을 형성하는 다결정 실리콘 박막트랜지스터의 액티브층 제조방법. The n + Continuing the doped with ions after a heat treatment, the catalytic metal of the oxide layer pattern lower diffuse into polycrystalline layer other than the oxide layer pattern the active layer process for producing a polycrystalline silicon thin film transistors to form a reaction product to react with the n + ion.
  11. 제 1 항에 있어서, According to claim 1,
    상기 다결정 실리콘층을 식각한 후, 상기 산화막 패턴을 제거하는 단계를 포함하는 다결정 실리콘 박막트랜지스터의 액티브층 제조방법. After etching the polysilicon layer, the active layer process for producing a polycrystalline silicon thin film transistor, comprising the step of removing the oxide film pattern.
  12. 제 5 항에 있어서 The method of claim 5, wherein
    상기 n+이온을 도핑한 후 열처리를 진행하면, 상기 산화막 패턴 하부의 촉매금속이 산화막 패턴 외의 다결정층으로 확산되어 상기 n+이온과 반응하여 반응물을 형성하는 다결정 실리콘 박막트랜지스터 제조방법. The n + Continuing the doped with ions after a heat treatment, wherein the catalyst metal of the lower oxide layer pattern is diffused into the polycrystalline layer other than the oxide film pattern producing polycrystalline silicon thin film transistors to form a reaction product to react with the n + ion.
KR20010087728A 2001-12-29 2001-12-29 Method for fabricating of poly silicon Thin film transistor KR100452443B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR20010087728A KR100452443B1 (en) 2001-12-29 2001-12-29 Method for fabricating of poly silicon Thin film transistor

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
KR20010087728A KR100452443B1 (en) 2001-12-29 2001-12-29 Method for fabricating of poly silicon Thin film transistor
US10/310,965 US6841433B2 (en) 2001-12-29 2002-12-06 Method of fabricating polysilicon thin film transistor
US10/310,975 US6727122B2 (en) 2001-12-29 2002-12-06 Method of fabricating polysilicon thin film transistor
US10/310,966 US6780693B2 (en) 2001-12-29 2002-12-06 Method of fabricating polysilicon thin film transistor
US10/310,964 US7413966B2 (en) 2001-12-29 2002-12-06 Method of fabricating polysilicon thin film transistor with catalyst

Publications (2)

Publication Number Publication Date
KR20030057654A KR20030057654A (en) 2003-07-07
KR100452443B1 true KR100452443B1 (en) 2004-10-08

Family

ID=32215425

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20010087728A KR100452443B1 (en) 2001-12-29 2001-12-29 Method for fabricating of poly silicon Thin film transistor

Country Status (1)

Country Link
KR (1) KR100452443B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180027400A (en) * 2016-07-25 2018-03-14 보에 테크놀로지 그룹 컴퍼니 리미티드 Polycrystalline silicon thin film transistor, manufacturing method thereof, and display device

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101031702B1 (en) * 2003-12-26 2011-04-29 엘지디스플레이 주식회사 Fabrication method of liquid crystal display device using metal induced crystallization

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180027400A (en) * 2016-07-25 2018-03-14 보에 테크놀로지 그룹 컴퍼니 리미티드 Polycrystalline silicon thin film transistor, manufacturing method thereof, and display device
KR102057145B1 (en) 2016-07-25 2019-12-18 보에 테크놀로지 그룹 컴퍼니 리미티드 Polycrystalline silicon thin film transistor and method for manufacturing same, and display device

Also Published As

Publication number Publication date
KR20030057654A (en) 2003-07-07

Similar Documents

Publication Publication Date Title
JP3193803B2 (en) A method for manufacturing a semiconductor element
US5696003A (en) Method for fabricating a semiconductor device using a catalyst introduction region
US6210997B1 (en) Semiconductor device and method for manufacturing the same
CN1260828C (en) Semiconductor device and manufacture method thereof
JP3713232B2 (en) Method of manufacturing thin film transistor including crystalline silicon active layer
CN1051877C (en) Semiconductor device and method for producing same
US5942768A (en) Semiconductor device having improved crystal orientation
KR100559060B1 (en) The manufacturing method of the crystalline semiconductor
US6410373B1 (en) Method of forming polysilicon thin film transistor structure
US6608325B1 (en) Transistor and semiconductor device having columnar crystals
US20030013278A1 (en) Method for crystallizing amorphous film and method for fabricating LCD by using the same
KR100379858B1 (en) Method of manufacturing a thin film transistor
KR100197780B1 (en) Tr and semicoductor circuit fabrication method
TWI382471B (en) Method of fabricating polycrystalline silicon, tft fabricating using the same, method of fabricating the tft, and organic light emitting diode display device including the tft
US7354811B2 (en) Semiconductor device and process for fabricating the same
US20020056839A1 (en) Method of crystallizing a silicon thin film and semiconductor device fabricated thereby
KR100378259B1 (en) Method and apparatus for fabricating a thin film transistor including crystalline active layer
JP3256084B2 (en) The semiconductor integrated circuit and its manufacturing method
JP4802364B2 (en) Semiconductor layer doping method, thin film semiconductor device manufacturing method, and semiconductor layer resistance control method
KR100682892B1 (en) The fabrication method of thin film transistor
KR20010094962A (en) Method of forming ohmic contacts using a self doping layer for thin-film transistors
US7413966B2 (en) Method of fabricating polysilicon thin film transistor with catalyst
KR20040040762A (en) Method of phase transition of amorphous material using a cap layer
KR100192593B1 (en) Fabrication method of polysilicon thin film transistor
JPH10229048A (en) Fabrication of semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120928

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20130930

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20140918

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee