KR100452444B1 - Method for fabricating of poly silicon Thin film transistor - Google Patents

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Abstract

PURPOSE: A method for fabricating a poly silicon TFT(Thin Film Transistor) is provided to reduce the generation of defects on the surface of a poly silicon layer by activating a catalytic metal material under the atmosphere of nitrogen. CONSTITUTION: A buffer layer(112) is formed on a substrate(100). An amorphous silicon layer is deposited on the entire surface of the buffer layer including the buffer layer. A catalytic metal material is absorbed on an upper portion of the amorphous silicon layer. A poly silicon layer(115) is forming by crystallizing the amorphous silicon layer. The poly silicon layer is stabilized by performing an activation process under the atmosphere of nitrogen. A surface of the stabilized poly silicon layer is etched by using a predetermined material such as HF.

Description

다결정 실리콘 박막트랜지스터 제조방법{Method for fabricating of poly silicon Thin film transistor} Producing a polysilicon thin film transistors method {Method for fabricating of poly silicon Thin film transistor}

본 발명은 액정 표시장치에 관한 것으로, 특히 액정표시장치의 스윗칭 소자인 다결정 실리콘 박막 트랜지스터의 제조방법에 관한 것이다. The present invention relates to that, in particular, the manufacturing method of Switching device, the polysilicon thin film transistor of the liquid crystal display apparatus a liquid crystal display device.

일반적으로 다결정 실리콘박막을 형성하기 위해서는 순수 비정질 실리콘(intrinsic amorphous silicon)을 소정의 방법 즉, 플라즈마 기상증착법(Plasma chemical vapor deposition)이나 LPCVD(Low pressure CVD) 방법으로 절연 기판에 500Å의 두께로 비정질 실리콘 막을 증착한 후, 이를 다시 결정화하는 방법을 사용했다. In order to generally form a polycrystalline silicon thin film of pure amorphous silicon (intrinsic amorphous silicon) a predetermined way that is, plasma vapor deposition (Plasma chemical vapor deposition) and LPCVD (Low pressure CVD) method amorphous silicon to a thickness of 500Å on the insulating substrate by after the deposition film was used as a way to crystallize it again. 결정화 방법은 다음과 같이 크게 네 가지로 분류될 수 있다. Crystallization methods can be classified into four major as follows:

첫째, 레이저 열처리(laser annealing) 방법은 비정질 실리콘 박막이 증착된 기판에 레이저를 가해서 다결정 실리콘을 성장하는 방법이다. First, the laser heat treatment (laser annealing) method is a method of growing the polycrystalline silicon by applying a laser on this amorphous silicon thin film vapor-deposited substrate.

둘째, 고상 결정화(solid phase crystallization : 이하 SPC라 칭한다) 방법은 비정질 실리콘을 고온에서 장시간 열처리하여 다결정 실리콘을 형성하는 방법이다. Second, the SPC (solid phase crystallization: hereinafter referred to as SPC) method is a method for a long time at a high temperature heat treatment of the amorphous silicon to form polycrystalline silicon.

셋째, 금속유도 결정화(metal induced crystallization : MIC) 방법은 비정질 실리콘 상에 금속을 증착하여 다결정 실리콘을 형성하는 방법으로, 대면적의 유리기판을 사용할 수 있다. Third, a metal induced crystallization (metal induced crystallization: MIC) method is a method of forming a polycrystalline silicon by depositing a metal on an amorphous silicon, it is possible to use a glass substrate having a large area.

넷째, 금속유도 측면 결정화방법(metal induced lateral crystallization : MILC)방법은 액티브 영역에 산화막 패터을 형성한 후, 금속을 증착하여 다결정 실리콘을 형성하는 방법으로, 상기 산화막 패턴의 하부는 실리콘 결정이 측면으로 성장하기 때문에 캐리어의 이동도를 개선할 수 있는 방법이다. Fourth, the metal induced lateral crystallization method (metal induced lateral crystallization: MILC) method after forming teoeul oxide layer L in the active region, a method of depositing a metal to form a polycrystalline silicon, a lower portion of the oxide layer pattern is in this respect of silicon crystal since growth is a way to improve the carrier mobility.

첫번째 방법인 레이저 열처리는 현재 널리 연구되고 있는 다결정 실리콘 형성 방법으로 비정질 실리콘이 증착된 기판에 레이저 에너지를 공급하여 상기 비정질 실리콘을 용융상태로 만든후 냉각에 의해 다결정 실리콘을 형성하는 방법이다. The first method of laser heat treatment is a step of the amorphous silicon by supplying the laser energy to the currently widely studied and a method for forming the amorphous silicon into polycrystalline silicon deposited on the substrate forming a polycrystalline silicon by the cooling and then made into a molten state.

두번째 방법인 고상 결정화는 600℃ 이상의 고온을 견딜 수 있는 석영기판에 불순물의 확산을 방지하기 위해 소정의 두께로 완충층(buffer layer)을 형성하고, 상기 완충층 상에 비정질 실리콘을 증착한 후, 퍼니스에서 고온 장시간 열처리 하여 다결정 실리콘을 얻는 방법으로, 전술한 바와 같이 상기 고상 결정화는 고온에서 장시간 수행되므로 원하는 다결정 실리콘 상(phase)을 얻을 수 없으며, 그레인 성장 방향성이 불규칙하여 박막 트랜지스터로의 응용시 다결정 실리콘과 접속될 게이트 절연막이 불규칙하게 성장되어 소자의 항복전압이 낮아지는 문제점이 있고, 다결정 실리콘의 입경(grain)의 크기가 심하게 불균일하여 소자의 전기적 특성을 저하 시킬뿐만 아니라, 고가의 석영기판을 사용해야 하는 문제점이 있다. The second method of solid-phase crystallization, after forming the buffer layer (buffer layer) having a predetermined thickness to prevent diffusion of impurities in a quartz substrate which can withstand at least 600 ℃ high temperature, the deposition of amorphous silicon on the buffer layer, in a furnace in a manner to high temperature for a long time heat treatment to obtain a polycrystalline silicon, the solid phase crystallization, because a long time is run at high temperature can not be obtained a desired poly-crystalline silicon phase (phase), application polycrystalline silicon thin-film transistors to a grain growth direction randomly, as described above and a gate insulating film to be irregularly grown up and the problem that the breakdown voltage of the device lowered, not only by the size of the polycrystalline silicon grain size (grain) severe non-uniform degradation of the electrical properties of the device, use an expensive quartz substrate there are problems.

세 번째와 네번째 방법인 금속유도 결정화는 저가의 대면적 유리기판을 사용하여 다결정 실리콘을 형성할 수 있으나, 상기 다결정 실리콘 내부의 네트워크(network) 속에 금속의 잔류물이 존재할 가능성이 많기 때문에 막질의 신뢰성을 보장하기 힘들지만, 상기 MIC 방법을 새로이 응용하여, 결정화된 다결정 실리콘을 박막 트랜지스터 및 액정표시장치의 스위칭 소자에 적용하려는 시도가 진행중이다. The third and fourth method, metal induced crystallization, using the large-sized glass substrate, a low-cost, but can be formed of polycrystalline silicon, the reliability of the film quality because many likely be the remainder of the metal in the network (network) within the polycrystalline silicon difficult to ensure, and an attempt is made to apply the MIC method, new applications, the crystallized polycrystalline silicon thin film transistor and a switching element of a liquid crystal display device in progress.

이하, 첨부된 도면을 참조하여, 금속 유도 결정화 공정을 통한 종래의 다결정 실리콘 형성공정을 설명한다. With reference to the accompanying drawings, a description a conventional polycrystalline silicon forming step through the metal induced crystallization process.

도 1a 내지 도 1c는 금속 유도 결정화 방법을 이용한 다결정 실리콘 박막트랜지스터의 제조공정을 순서대로 도시한 공정 단면도이다. Figure 1a to 1c is a cross-sectional views illustrating procedures for manufacturing the polycrystalline silicon thin film transistor using metal induced crystallization method in order.

먼저, 도 1a에 도시한 바와 같이, 기판(10)상에 질화 실리콘(SiN X )과 산화 실리콘(SiO 2 )을 포함한 실리콘 절연물질 그룹 중 선택된 하나를 증착하여, 버퍼층(12)을 형성한다. First, as shown in Figure 1a, by depositing a selected one of a silicon insulating material group on the substrate 10, including silicon nitride (SiN X), and silicon oxide (SiO 2), forms a buffer layer 12.

상기 버퍼층(12)은 가해진 열에 의해 기판(10)의 내부에서 알칼리 물질의 용출을 방지하기 위함이다. The buffer layer 12 is to prevent the elution of the alkaline material in the interior of the substrate 10 by the heat applied.

연속하여, 상기 버퍼층(12)의 상부에 비정질 실리콘(a-Si:H)을 증착하여 비정질 실리콘층(14)을 형성한다. Subsequently, the upper amorphous silicon (a-Si: H) on the buffer layer 12 by depositing and forming an amorphous silicon layer 14.

다음으로, 도 1b에 도시한 바와 같이, 상기 비정질 실리콘층(14)의 표면에 촉매금속(16)을 흡착한다. Next, as shown in Figure 1b, to adsorb the catalytic metal 16 on the surface of the a-Si layer 14.

대표적인 촉매금속(16)으로 니켈(Ni)을 사용하며, 그 외에 납(Pb)과 코발트(Co)등을 사용한다. Using nickel (Ni) as a major catalytic metal 16, and uses such as the addition of lead (Pb) and cobalt (Co).

상기 촉매금속(16)을 흡착하는 방법은 이온 샤워(ion shower), 이온 도핑(ion doping), 스퍼터링(sputtering)방법, CVD 방법 등을 사용할 수 있다. To adsorb the catalyst metal 16 may be an ion shower (ion shower), ion doping (ion doping), sputtering (sputtering) method, CVD method or the like.

전술한 방법으로 촉매금속(16)이 흡착된 비정질 실리콘에 열을 가하면 도 1c에 도시한 바와 같은 다결정 실리콘층(15)이 형성된다. The polycrystalline silicon layer 15 as shown in Figure 1c the metal catalyst (16) Applying heat to the amorphous silicon is adsorbed in the above-described way is formed.

도 1d에 도시한 바와 같이, 상기 다결정 실리콘층을 패턴하여 아일랜드(8)를 형성한다. As shown in Figure 1d, to pattern the polycrystalline silicon layer to form the island 8.

다음, 도 1e에 도시된 공정은 게이트 절연막 및 게이트 전극을 형성하는 단계로, 상기 아일랜드(8) 상부에 제 2 절연막인 게이트 절연막(10) 및 게이트 전극(12)을 형성한다. Next, to form the process to the step of forming a gate insulating film and gate electrode, the island 8 second insulating film is a gate insulating film 10 and gate electrode 12 on the top shown in Figure 1e.

상기 아일랜드(8)는 두 개의 영역으로 구분될 수 있으며, 제 1 액티브 영역(14)은 순수 실리콘 영역이고, 제 2 액티브 영역(16, 17)은 불순물 영역이 그것이다. The island 8 may be divided into two regions, a first active region 14 is pure silicon region, the second active region (16, 17) is that the impurity region. 상기 제 2 액티브 영역(16, 17)은 상기 제 1 액티브 영역(14)의 양 가장자리에 위치하고 있다. The second active region (16, 17) is located on both edges of the first active region 14.

결과적으로, 상기 게이트 절연막(10)및 상기 게이트 전극(12)은 상기 제 1 액티브 영역(14) 상에 위치하는 형상이다. As a result, the gate insulating film 10 and the gate electrode 12 has a shape which is located on the first active region (14).

이때, 상기 제 1 절연막과 제 2 절연막은 질화 실리콘(SiN x ), 산화 실리콘(SiO 2 ), TEOS(Tetra Ethoxy Silane)로 구성된 집단에서 선택된 물질로 형성한다. At this time, the first insulating film and second insulating film is formed of a material selected from the group consisting of silicon nitride (SiN x), silicon oxide (SiO 2), TEOS (Tetra Ethoxy Silane).

연속하여, 상기 제 2 액티브 영역(16,17)에 저항성 접촉층을 형성하기 위해 p+ 불순물 이온(예를 들면; boron)을 도핑 한다. Subsequently, p + impurity ions (for example; boron) to form an ohmic contact layer on the second active region (16, 17) is doped.

이 때, 상기 게이트 전극(12)은 상기 제 1 액티브 영역(14)에 도펀트가 침투하는 것을 방지하는 이온 스타퍼(Ion-stopper)의 역할을 하게 된다. At this time, the gate electrode 12 is to act as a buffer ion star (Ion-stopper) for preventing a dopant penetrate in the first active region 14.

도 1f는 게이트 전극(12)과 제 2 액티브 영역(16, 17) 및 제 2 절연층(10)의 전면에 걸쳐 제 3 절연층인 층간 절연막(Inter layer insulator ;18)을 증착하고 패터닝하는 단계로, 상기 제 2 액티브 영역(16, 17)에 제 1 콘택홀과 제 2 콘택홀(16', 17')을 형성한다. Figure 1f is a gate electrode 12 and the second active region (16, 17) and second insulating third insulating layer is an interlayer insulating film over the entire surface of the layer (10); depositing a (Inter layer insulator 18) and patterned as to form the second active region (16, 17), the first contact hole and the second contact hole (16 ', 17') on.

도 1g에 도시된 도면은 여러 가지 공정을 복합적으로 나타내고 있다. The diagram shown in Figure 1g shows a combination of a number of processes.

먼저, 도 1f에서 형성한 콘택홀(16', 17')을 통해 제 2 액티브 영역(16, 17)과 각각 접촉하는 소스 전극(20)및 드레인 전극(22)을 형성한다. First, forming a contact hole (16 ', 17'), the second active region (16, 17) and the source electrode 20 and drain electrode 22 each in contact with the formation in Fig. 1f.

전술한 바와 같은 공정으로, 종래의 금속 유도 결정화 방법을 이용한 p+형 다결정 실리콘 박막트랜지스터를 형성할 수 있다. The procedure described above, it is possible to form the p + type polycrystalline silicon thin film transistor using a conventional metal induced crystallization methods.

이를 액정표시장치용 어레이기판에 적용하게 되면, 상기 전극들(20, 22) 및 기판(10)의 전면에 걸쳐 보호층(26)을 증착하고 패터닝하여 상기 드레인 전극(22)의 일부를 노출하는 콘택홀(27)을 형성한다. And When applying it to the array substrate for a liquid crystal display device, the deposition of the front protective layer 26 over the electrodes 20, 22 and the substrate 10 and patterned to expose a portion of the drain electrode 22 to form a contact hole 27.

그리고, 투명 도전성 금속물질을 증착하고 패터닝하여, 상기 노출된 드레인 전극(22)과 접촉하는 투명한 화소전극(28)을 형성한다. And, by depositing a transparent conductive metal material is patterned to form the transparent pixel electrode 28 which is in contact with the exposed drain electrode 22.

이와 같은 방법으로 본 발명에 따른 다결정 실리콘 박막트랜지스터를 포함한 액정표시장치용 어레이기판을 제작할 수 있다. According to the invention in this way it can be manufactured array substrate for a liquid crystal display device including a polycrystalline silicon thin film transistor.

그러나, 전술한 바와 같은 공정으로 제작된 다결정 박막트랜지스터는 상기 액티브 영역에 여전히 촉매금속의 잔사가 남아 있는 상태이다. However, the polycrystalline thin film transistor manufactured by the process as described above is a state in which remains of catalyst metal residue in the active region.

상기 액티브 영역에 존재하는 촉매금속의 잔사는 결함으로 작용하여 캐리어를 트랩하는 역할을 하게 된다. Residues of catalyst metal present in the active region is to serve to trap the carrier serves as a defect.

따라서, 박막트랜지스터에서 누설전류가 발생하고 문턱전압을 높이는 원인이된다. Accordingly, leakage current is generated in the thin film transistor, and becomes a cause to increase the threshold voltage.

본 발명은 전술한 바와 같은 문제를 해결하기 위한 목적으로 제안한 것으로, 상기 다결정 실리콘층의 표면을 불산(HF)으로 얇게 식각하여 금속잔사 및 이온 불순물을 제거하는 제 1 방법과, 상기 다결정 실리콘층에 정의된 액티브 영역에 별도의 산화막 패턴을 형성한 후 이온을 도핑하여 액티브 영역에 남아 있는 촉매금속을 제거하는 제 2 방법을 사용한다. The present invention has been proposed in order to solve the problems as described above, in the first method, and the polycrystalline silicon layer by etching a thin surface of the polycrystalline silicon layer by hydrofluoric acid (HF) to remove the metal residue and ionic impurities form a separate oxide layer pattern on the defined active region after the ion doping uses the second way to remove the metal catalyst remaining in the active region.

이때, 상기 제 1 방법에서 불소를 이용한 식각공정과, 제 2 방법에서 산화막 패턴을 형성하기 전 질소(N 2 ) 분위기에서 다결정 실리콘층을 활성화 하는 공정을 진행한다. At this time, the process proceeds to the step of the etching process using a fluoride in the first method, a polycrystalline silicon active layer from the total nitrogen (N 2) atmosphere to form an oxide film pattern on the second method.

이와 같이 하면, 다결정 실리콘층의 표면이 안정화된 상태에서 촉매금속의 잔사를 제거하기 위한 식각공정이 진행되기 때문에 결정층의 표면에 결함 발생확률이 적어지고, 이후 도펀트를 도핑 공정 중 도펀트의 확산을 제어 할 수 있으므로 소자의 열화를 방지할 수 있다. With this configuration, is the probability of defect generation down to the surface of the crystal layer, because the etch process for removing the residues of the catalytic metal from the surface of the polycrystalline silicon layer stabilized state is in progress, the diffusion of the doping step the dopant since dopant it is possible to control it is possible to prevent the deterioration of the element.

도 1a 내지 도 1g는 종래의 다결정 실리콘 박막트랜지스터 제조방법을 공정순서에 따라 도시한 공정 단면도이고, Figure 1a to 1g are sectional views showing a manufacturing method according to the conventional polycrystalline silicon thin film transistor in the process sequence,

도 2a 내지 도 2g는 다결정 박막트랜지스터의 제조방법을 본 발명의 제 1 실시예에 따른 공정 순서로 도시한 공정 단면도이고, Figures 2a-2g is a cross-sectional views showing a process sequence according to the first embodiment of the present invention a method of manufacturing a polycrystalline thin film transistor,

도 3a 내지 도 3i는 다결정 박막트랜지스터의 제조방법을 본 발명의 제 2 실시예에 따른 공정 순서로 도시한 공정 단면도이다. Figures 3a to 3i is a cross-sectional views showing a process sequence according to the second embodiment of the present invention a method of manufacturing a polycrystalline thin film transistor.

<도면의 주요부분에 대한 부호의 설명> <Description of the Related Art>

100 : 투명한 절연기판 112 : 버퍼층 100: Transparent insulating substrate 112: a buffer layer

115 : 다결정 실리콘층 115: polycrystalline silicon layer

전술한 바와 같은 목적을 달성하기 위한 본 발명의 제 1 특징에 따른 다결정 실리콘 박막트랜지스터의 액티브층 형성방법은 기판 상에 절연막인 버퍼층을 형성하는 단계와; An active layer forming method of the polysilicon thin film transistor according to the first aspect of the present invention for achieving the object described above includes the steps of forming a buffer layer of insulating film on the substrate; 상기 버퍼층이 형성된 기판의 전면에 비정질 실리콘을 증착하는 단계와; Depositing amorphous silicon on the front of the substrate on which the buffer layer is formed and; 상기 비정질 실리콘층의 상부에 촉매금속을 흡착하는 단계와; Step for adsorbing a catalyst metal on top of said amorphous silicon layer; 상기 촉매금속이흡착된 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계와; And crystallizing the metal catalyst adsorbed an amorphous silicon layer into a polysilicon layer; 상기 다결정 실리콘층을 질소 분위기에서 소정의 온도로 활성화하는 공정을 진행하여 다결정 실리콘층을 안정화하는 단계와; A method for stabilizing a poly-crystalline silicon layer to the polycrystalline silicon layer proceeds the step of activating at a predetermined temperature in a nitrogen atmosphere; 상기 안정화된 다결정 실리콘층의 표면을 소정의 수단으로 얇게 식각하는 단계를 포함한다. And a step of etching the surface of the stabilized thin polycrystalline silicon layer to a predetermined means.

상기 촉매금속은 니켈(Ni), 코발트(Co), 납(Pb)으로 구성된 금속 그룹 중 선택된 하나로 형성한다. The catalyst metal is formed of nickel (Ni), cobalt metal selected from the group consisting of (Co), lead (Pb).

상기 실리콘층의 표면을 식각하는 수단은 불산(HF)이다. Means for etching the surface of the silicon layer is a hydrofluoric acid (HF).

본 발명의 제 1 특징에 따른 다결정 실리콘 박막트랜지스터의 제조방법은 기판 상에 절연막인 버퍼층을 형성하는 단계와; Production method of a polysilicon thin film transistor according to the first aspect of the present invention comprises the steps of forming a buffer layer of insulating film on the substrate; 상기 버퍼층이 형성된 기판의 전면에 비정질 실리콘을 증착하는 단계와; Depositing amorphous silicon on the front of the substrate on which the buffer layer is formed and; 상기 비정질 실리콘층의 상부에 촉매금속을 흡착하는 단계와; Step for adsorbing a catalyst metal on top of said amorphous silicon layer; 상기 촉매금속이 흡착된 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계와; And crystallizing the metal catalyst adsorbed an amorphous silicon layer into a polysilicon layer; 상기 다결정 실리콘층을 질소 분위기에서 소정의 온도로 활성화하는 공정을 진행하여 다결정 실리콘층을 안정화하는 단계와; A method for stabilizing a poly-crystalline silicon layer to the polycrystalline silicon layer proceeds the step of activating at a predetermined temperature in a nitrogen atmosphere; 상기 안정화된 다결정 실리콘층의 표면을 소정의 수단으로 얇게 식각하는 단계와; The step of etching the surface of the stabilized thin polycrystalline silicon layer to a predetermined unit, and; 상기 표면이 식각된 다결정 실리콘층을 패턴하여, 액티브층을 형성하는 단계와; A step of the pattern which the surface of the etched polysilicon layer, forming an active layer; 상기 액티브층 상에 제 2 절연막인 게이트 절연막을 형성하는 단계와; Forming a gate insulating film a second insulating film on the active layer; 상기 게이트 절연막 상부의 액티브층 상에 게이트 전극을 형성하는 단계와; And forming a gate electrode on the gate insulating film above the active layer; 상기 게이트 전극 양측으로 노출된 액티브층에 불순물을 도핑하여, 상기 액티브층의 양측에 오믹 콘택층을 형성하는 단계와; By doping an impurity into the active layer exposed by the gate electrode on both sides, forming an ohmic contact layer on both sides of the active layer; 상기 오믹 콘택층이 형성된 기판의 전면에 제 3 절연막을 형성하는 단계와; And forming a third insulating film on the entire surface of the substrate on which the ohmic contact layer is formed; 상기 제 3 절연막을 패턴하여, 상기 오믹콘택층을 노출하도록 상기 게이트 전극의양측에 제 1 콘택홀과 제 2 콘택홀을 형성하는 단계와; A step of the pattern of the third insulating film, forming a first contact hole and second contact hole on both sides of the gate electrode so as to expose the ohmic contact layer; 상기 제 1 콘택홀을 통해 노출된 오믹콘택층과 접촉하는 소스전극과, 상기 제 2 콘택홀을 통해 오믹콘택층과 접촉하는 드레인 전극을 형성하는 단계를 포함한다. And forming a drain electrode in contact with the ohmic contact layer via the first contact with the source electrode, the second contact hole, which is in contact with the exposed ohmic contact layer via the hole.

상기 제 1 및 제 2 절연막은 실리콘 질화막(SiN x ), 실리콘 산화막(SiO 2 ), TEOS(Tetra Ethoxy Silane)로 구성된 집단에서 선택된 물질중 하나로 형성한다. The first and second insulating films is formed as one of the materials selected from the group consisting of silicon nitride (SiN x), silicon oxide (SiO 2), TEOS (Tetra Ethoxy Silane).

본 발명의 제 2 특징에 따른 다결정 실리콘 박막트랜지스터의 액티브층 형성방법은 기판 상에 절연막인 버퍼층을 형성하는 단계와; Forming an active layer of polycrystalline silicon thin film transistor process according to the second aspect of the present invention comprises the steps of forming a buffer layer of insulating film on the substrate; 상기 버퍼층이 형성된 기판의 전면에 비정질 실리콘을 증착하는 단계와; Depositing amorphous silicon on the front of the substrate on which the buffer layer is formed and; 상기 비정질 실리콘층의 상부에 촉매금속을 흡착하는 단계와; Step for adsorbing a catalyst metal on top of said amorphous silicon layer; 상기 촉매금속이 흡착된 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계와; And crystallizing the metal catalyst adsorbed an amorphous silicon layer into a polysilicon layer; 상기 다결정 실리콘층에 액티브 영역을 정의하는 단계와; Comprising the steps of: defining an active region on said polysilicon layer; 상기 정의된 액티브 영역과 평면적으로 겹쳐지는 산화막 패턴을 형성하는 단계와; Forming an oxide layer pattern that is two-dimensionally overlap with the definition of the active area; 산화막 패턴이 포함된 결정질 실리콘층에 n+ 이온을 도핑한 후 열처리 하여, 상기 산화막 패턴 하부의 액티브 영역에 존재하는 촉매금속을 제거하는 단계와; By heat treatment after doping the n + ions to the polycrystalline silicon layer with the oxide film pattern, and the step of removing the catalyst metal present in the active region of the lower oxide layer pattern; 상기 산화막 패턴을 마스크로 하여 노출된 다결정층을 식각하는 단계를 포함한다. And a step of etching the exposed polysilicon layer and the oxide layer pattern as a mask.

상기 도핑된 n+ 이온과 다결정 실리콘층의 실리콘이 반응하여, 상기 산화막 패턴이 형성되지 않은 다결정 실리콘층의 표면에 실리사이드가 형성된다. By the reaction of the silicon-doped n + ions and the polycrystalline silicon layer, a silicide is formed on the surface of the polysilicon layer is the oxide layer pattern is not formed.

상기 촉매금속으로 결정화된 다결정 실리콘층을 질소(N 2 ) 분위기에서 소정의 온도로 활성화하여, 다결정 실리콘층을 안정화하는 단계를 포함한다. To activate a poly-Si layer crystallized by the metal catalyst to a predetermined temperature in a nitrogen (N 2) atmosphere, a step of stabilizing the poly-Si layer.

본 발명의 특징에 따른 다결정 실리콘 박막트랜지스터 제조방법은 기판 상에 제 1 절연막인 버퍼층을 형성하는 단계와; Polycrystalline silicon thin film transistor manufacturing method in accordance with aspects of the present invention comprises the steps of forming a buffer layer of a first insulating film on the substrate; 상기 버퍼층이 형성된 기판의 전면에 비정질 실리콘을 증착하는 단계와; Depositing amorphous silicon on the front of the substrate on which the buffer layer is formed and; 상기 비정질 실리콘층의 상부에 촉매금속을 흡착하는 단계와; Step for adsorbing a catalyst metal on top of said amorphous silicon layer; 상기 촉매금속이 흡착된 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계와; And crystallizing the metal catalyst adsorbed an amorphous silicon layer into a polysilicon layer; 상기 다결정 실리콘층에 액티브 영역을 정의하는 단계와; Comprising the steps of: defining an active region on said polysilicon layer; 상기 정의된 액티브 영역과 평면적으로 겹쳐지는 산화막 패턴을 형성하는 단계와; Forming an oxide layer pattern that is two-dimensionally overlap with the definition of the active area; 산화막 패턴이 포함된 결정질 실리콘층에 n+ 이온을 도핑한 후 열처리 하여, 상기 산화막 패턴의 하부에 존재하는 촉매금속을 제거하는 단계와; By heat treatment after doping the n + ions to the polycrystalline silicon layer with the oxide film pattern, and the step of removing the catalyst metal present in the lower portion of the oxide layer pattern; 상기 산화막 패턴을 마스크로 하여 노출된 다결정층을 식각하는 단계와; Etching the exposed polysilicon layer and the oxide layer pattern as a mask, and; 상기 산화막 패턴을 제거하여 아일랜드 형상의 액티브층을 형성하는 단계와; The step of removing the oxide layer pattern formed in the active layer of island shape; 상기 액티브층 상에 제 2 절연막인 게이트 절연막을 형성하는 단계와; Forming a gate insulating film a second insulating film on the active layer; 상기 게이트 절연막 상부의 액티브층 상에 게이트 전극을 형성하는 단계와; And forming a gate electrode on the gate insulating film above the active layer; 상기 게이트 전극 양측으로 노출된 액티브층에 불순물을 도핑하여 상기 액티브층의 양측에 오믹 콘택층을 형성하는 단계와; And the step of doping an impurity into the active layer exposed by the gate electrode on both sides forming an ohmic contact layer on both sides of the active layer; 상기 오믹 콘택층이 형성된 기판의 전면에 제 3 절연막을 형성하는 단계와; And forming a third insulating film on the entire surface of the substrate on which the ohmic contact layer is formed; 상기 제 3 절연막을 패턴하여, 상기 오믹콘택층을 노출하도록 상기 게이트 전극의 양측에 제 1 콘택홀과 제 2 콘택홀을 형성하는 단계와; A step of the pattern of the third insulating film, forming a first contact hole and second contact hole on both sides of the gate electrode so as to expose the ohmic contact layer; 기 제 1 콘택홀을 통해 노출된 오믹콘택층과 접촉하는 소스전극과, 상기 제 2 콘택홀을 통해 오믹콘택층과 접촉하는 드레인 전극을 형성하는 단계를 포함한다. And forming a drain electrode in contact with the ohmic contact layer over the source electrode and the second contact hole, which is in contact with the ohmic contact layer exposed through the first contact hole group.

이하, 첨부된 도면과 실시예를 참조하여 본 발명을 상세히 설명한다. Reference to the accompanying drawings and embodiments to the present invention will be described in detail.

-- 제 1 실시예 -- - First Embodiment -

본 발명의 제 1 실시예는 촉매금속을 이용하여 결정화한 다결정 실리콘층을 질소 분위기에서 소정의 온도로 활성화하는 것을 특징으로 한다. The first embodiment of the present invention is a polycrystalline silicon layer crystallized using a metal catalyst characterized in that to enable a predetermined temperature in a nitrogen atmosphere.

이하, 도 2a 내지 도 2g는 다결정 박막트랜지스터의 제조공정을 본 발명의 제 1 실시예에 따른 공정순서로 도시한 공정 단면도이다. Hereinafter, FIG. 2a to 2g is a cross-sectional views showing a process sequence according to the first embodiment of the present invention the manufacturing process of the polycrystalline thin film transistor.

먼저, 도 2a에 도시한 바와 같이, 기판(100)상에 질화 실리콘(SiN X )과 산화 실리콘(SiO 2 )을 포함한 무기 절연물질 그룹 중 선택된 하나를 증착하여 버퍼층(112)을 형성한다. First, to form a substrate buffer layer 112 and the inorganic insulating material, depositing a selected group including a silicon nitride (SiN X), and silicon oxide (SiO 2) on a (100) As shown in Figure 2a.

상기 버퍼층(112)은 가해진 열에 의해 기판(100)의 내부에서 알칼리 물질의 용출을 방지하기 위함이다. The buffer layer 112 is to prevent the elution of the alkaline material in the interior of the substrate 100 by the applied heat and friction.

연속하여, 상기 버퍼층(112)의 상부에 비정질 실리콘(a-Si:H)을 증착하여 비정질 실리콘층(114)을 형성한다. Subsequently, the upper amorphous silicon (a-Si: H) on the buffer layer 112 is formed by depositing an amorphous silicon layer 114.

다음으로, 도 2b에 도시한 바와 같이, 상기 비정질 실리콘층(114)의 표면에 촉매금속(116)을 흡착한다. Next, the adsorption of the catalyst metal 116 on the surface of the amorphous silicon layer 114, as shown in Figure 2b.

대표적인 촉매금속(116)으로 니켈(Ni)을 사용하며, 그 외에 납(Pb)과 코발트(Co)등을 사용한다. Using nickel (Ni) as a typical metal catalyst 116, and uses such as the addition of lead (Pb) and cobalt (Co).

상기 촉매금속(116)을 흡착하는 방법은 이온 샤워(ion shower), 이온 도핑(ion doping), 스퍼터링(sputtering)방법, CVD 방법 등을 사용할 수 있다. How to adsorb the catalytic metal 116 may be an ion shower (ion shower), ion doping (ion doping), sputtering (sputtering) method, CVD method or the like.

전술한 방법으로 촉매금속(116)이 흡착된 비정질 실리콘층에 열을 가하면 도2c에 도시한 바와 같은 다결정 실리콘층(115)이 형성된다. The polycrystalline silicon layer 115 as shown in Fig. 2c Applying heat to the catalytic metal 116 is adsorbed to the method described above the amorphous silicon layer is formed.

연속하여, 상기 다결정 실리콘층을 N 2 분위기에서 소정의 온도로 활성화하는 공정을 진행한다. Subsequently, the process proceeds to the step of activating the polysilicon layer in N 2 atmosphere at a predetermined temperature.

이와 같이 하면, 상기 다결정 실리콘층의 표면이 안정화된다. According to this, the surface of the polycrystalline silicon layer is stabilized.

즉, 촉매금속(도 2b의 116)과의 반응에 의해 결정화가 진행된 결정질 실리콘층은 다수의 결함이 존재하게 되는데, 이를 질소(N 2 )분위기에서 활성화하는 공정을 진행하게 되면, 상기 결함을 복구 할 수 있는 효과가 있다. That is, the crystalline silicon layer is crystallized by a reaction with the catalytic metal (116 of FIG. 2b) advanced is there is to a large number of defects, when it will proceed to the step of activation in nitrogen (N 2) atmosphere, and recovering the defective the effect can be.

다음으로, 상기 다결정 실리콘층(115)의 표면을 불소(HF)를 이용하여 얇게 식각하여, 다결정 실리콘층의 표면에 남아 있는 금속잔사 및 이온 불순물을 제거한다. Next, by etching the thin surface of the polysilicon layer 115 using a fluorine (HF), to remove the remaining metal residues and ionic impurities from the surface of the polycrystalline silicon layer.

이 과정에서, 상기 다결정 실리콘층은 이미 안정화된 상태임으로 식각공정 중 표면에 결함이 발생할 확률이 적다. In this process, the polysilicon layer is arbitrarily already stabilized low probability that a fault occurs on the surface of the etching process.

또한, 이후 공정에서 행해지는 도핑 공정에서, 이온의 확산속도를 제어할 수 있으므로 소자의 열화 특성을 방지 할 수 있다. Furthermore, in the doping process it is performed in the subsequent processes, to control the diffusion rate of the ion because it is possible to prevent the deterioration of characteristics of the element.

다음으로, 도 2d에 도시한 바와 같이, 상기 다결정 실리콘 박막을 패턴하여 아일랜드(108)를 형성한다. Next, to form an island (108) to pattern the polycrystalline silicon thin film, as shown in Figure 2d.

다음, 도 2e에 도시된 공정은 게이트 절연막 및 게이트 전극을 형성하는 단계로, 상기 아일랜드(108) 상부에 제 2 절연막인 게이트 절연막(100) 및 게이트 전극(112)을 형성한다. Next, to form the process to the step of forming a gate insulating film and gate electrode, the island 108, a gate insulating film 100 and gate electrode 112, a second insulating film on the upper shown in Figure 2e.

상기 아일랜드(108)는 두 개의 영역으로 구분될 수 있으며, 제 1 액티브 영역(114)은 순수 실리콘 영역이고, 제 2 액티브 영역(116, 117)은 불순물 영역이 그것이다. The island 108 may be divided into two areas, the first active region 114 is a pure silicon region, the second active region (116, 117) is that the impurity region. 상기 제 2 액티브 영역(116, 117)은 상기 제 1 액티브 영역(114)의 양 가장자리에 위치하고 있다. The second active region (116, 117) is located on both edges of the first active region 114.

결과적으로, 상기 게이트 절연막(100)및 상기 게이트 전극(112)은 상기 제 1 액티브 영역(114)상에 위치한 형상이다. As a result, the gate insulating film 100 and the gate electrode 112 is shaped, located on the first active region 114.

이때, 상기 제 1 절연막과 제 2 절연막은 질화 실리콘(SiN x ), 산화 실리콘(SiO 2 ), TEOS(Tetra Ethoxy Silane)로 구성된 집단에서 선택된 물질로 형성한다. At this time, the first insulating film and second insulating film is formed of a material selected from the group consisting of silicon nitride (SiN x), silicon oxide (SiO 2), TEOS (Tetra Ethoxy Silane).

연속하여, 상기 제 2 액티브 영역(116,117)에 저항성 접촉 층을 형성하기 위해 p+ 불순물 이온(예를 들면; boron)을 도핑 한다. Subsequently, p + impurity ions (for example; boron) to form an ohmic contact layer on the second active region (116 117) is doped.

이 때, 상기 게이트 전극(112)은 상기 제 1 액티브 영역(114)에 도펀트가 침투하는 것을 방지하는 이온 스타퍼(Ion-stopper)의 역할을 하게 된다. At this time, the gate electrode 112 is to act as a buffer ion star (Ion-stopper) for preventing a dopant penetrate in the first active region 114.

도 2f는 게이트 전극(112)과 제 2 액티브 영역(116, 117) 및 제 2 절연층(100)의 전면에 걸쳐 제 3 절연층인 층간 절연막(Inter layer insulator ;18)을 증착하고 패터닝하는 단계로, 상기 제 2 액티브 영역(116, 117)에 제 1 콘택홀과 제 2 콘택홀(116', 117')을 형성한다. Figure 2f is a gate electrode 112 and the second active region (116, 117) and second insulating third insulating layer is an interlayer insulating film over the entire surface of the layer (100); depositing a (Inter layer insulator 18) and patterned as to form the second active region (116, 117) a first contact hole and the second contact hole (116 ', 117') on.

도 2g에 도시된 도면은 여러 가지 공정을 복합적으로 나타내고 있다. Also shown in the figure 2g shows the combination of a number of processes.

먼저, 도 2g에서 형성한 콘택홀(116', 117')을 통해 제 2 액티브 영역(116,117)과 각각 접촉하는 소스 전극(120)및 드레인 전극(122)을 형성한다. First, forming a contact hole (116 ', 117') a second active region (116 117) and the source electrode 120 and drain electrode 122 which respectively contact with the formation in Fig. 2g.

전술한 바와 같은 공정으로, 종래의 금속 유도 결정화 방법을 이용한 p+형 다결정 실리콘 박막트랜지스터를 형성할 수 있다. The procedure described above, it is possible to form the p + type polycrystalline silicon thin film transistor using a conventional metal induced crystallization methods.

이를 액정표시장치용 어레이기판에 적용하게 되면, 상기 전극들(120, 122) 및 기판(100)의 전면에 걸쳐 보호층(126)을 증착하고 패터닝하여, 상기 드레인 전극(122)의 일부를 노출하는 콘택홀(127)을 형성한다. When applying it to the array substrate for a liquid crystal display device, the electrodes 120 and 122 and by depositing and patterning a passivation layer 126 over the entire surface of the substrate 100, exposing a portion of the drain electrode 122 to form a contact hole 127, which.

그리고, 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함한 투명 도전성 금속물질을 증착하고 패터닝하여, 상기 노출된 드레인 전극(122)과 접촉하는 화소전극(128)을 형성한다. Then, the indium-tin-oxide (ITO) and indium-zinc-depositing a transparent conductive metal material including oxide (IZO) and patterned to form the pixel electrode 128 in contact with the exposed drain electrode 122 .

전술한 바와 같은 공정을 통해 본 발명의 제 1 실시예에 따른 다결정 실리콘 박막트랜지스터를 제작할 수 있다. Through the procedure described above can be produced polycrystalline silicon thin film transistor according to a first embodiment of the present invention.

이하, 제 2 실시예는 다결정 실리콘층을 전술한 바와 같은 질소 분위기에서 활성화 한 후, 이온 도핑방법으로 촉매 금속의 잔사를 제거하는 방법을 설명한다. Hereinafter, the second embodiment describes a method of removing the residue of the catalyst metal after the activation in a nitrogen atmosphere as described above, a polycrystalline silicon layer, an ion doping method.

-- 제 2 실시예 -- - Second Embodiment -

본 발명의 제 2 실시예는 촉매금속을 이용하여 결정화한 다결정 실리콘층의 표면을 질소 분위기에서 안정화 한 후, 이온 도핑 방법을 이용하여 촉매금속을 제거하는 것을 특징으로 한다. The second embodiment of the invention the surface of the polycrystalline silicon layer crystallized using a metal catalyst characterized in that to remove the catalyst metal using an after stabilization in a nitrogen atmosphere, an ion doping method.

도 3a 내지 도 3i는 다결정 박막트랜지스터 제조공정을 본 발명의 제 2 실시예에 따른 공정 순서로 도시한 공정 단면도이다. Figures 3a to 3i is a cross-sectional views showing a process sequence according to the second embodiment of the invention the polycrystalline thin film transistor manufacturing process.

먼저 도 3a에 도시한 바와 같이, 기판(200)상에 질화 실리콘(SiN X )과 산화 실리콘(SiO 2 )을 포함하는 무기절연 물질 그룹 중 선택된 하나를 증착하고 패턴하여, 버퍼층(202)을 형성한다. First, as shown in Figure 3a, by depositing a selected one of an inorganic insulating material group including silicon nitride (SiN X), and silicon oxide (SiO 2) on the substrate 200 and the pattern, forming a buffer layer (202) do.

연속하여, 상기 버퍼층(202)의 상부에 비정질 실리콘을 증착하여, 비정질 실리콘층(204)을 형성한다. Subsequently, by depositing amorphous silicon on top of the buffer layer 202 to form the amorphous silicon layer 204.

연속하여, 도 3b에 도시한 바와 같이, 상기 비정질 실리콘층(204)의 상부에 촉매금속(205)을 미량 흡착한다. Subsequently, as shown in Figure 3b, the upper trace absorption of the catalyst metal 205 on the a-Si layer 204.

상기 촉매금속(205)이 흡착된 비정질 실리콘층(204)에 열을 가하면, 상기 비정질 실리콘층(204)의 표면에서는 상기 흡착된 촉매금속과 실리콘이 반응하여 실리사이드(NiSi 2 )가 형성되며, 상기 실리 사이드는 비질 실리콘층(204)의 하부로 확산되면서 결정화가 진행된다. The catalyst metal 205. Applying heat to the amorphous silicon layer 204 is absorbed, there is formed a silicide (NiSi 2), by the above adsorption catalyst metal and silicon react on the surface of the a-Si layer 204, the silicide is the crystallization proceeds while being diffused to the lower portion of the sweeping silicon layer 204.

따라서, 도 3c에 도시한 바와 같이 다수의 결정립(210)으로 구성된 다결정 실리콘층(206)을 형성할 수 있다. Therefore, it is possible to form a polycrystalline silicon layer (206) made up of a plurality of crystal grains 210, as shown in Figure 3c.

연속하여, 상기 다결정 실리콘층을 질소(N 2 ) 분위기에서 소정의 온도로 활성화하는 공정을 진행하여 결정층을 안정화한다 Subsequently, the process proceeds to the step of activating the polysilicon layer at a predetermined temperature in a nitrogen (N 2) atmosphere to stabilize the crystal layer

상기 결정층의 안정화가 필요한 것은 앞서 설명한 바 있다. The necessary stabilization of the crystal layer has been described previously.

다음으로, 도 3d에 도시한 바와 같이, 상기 다결정 실리콘층(206)의 상부에 산화막을 형성한 후 패턴하여, 액티브 영역(208)을 정의하는 산화막 패턴(212)을 형성한다. Next, as shown in Fig. 3d, the pattern after forming the oxide film on top of the polysilicon layer 206, to form an oxide film pattern 212 defining an active region (208).

상기 액티영역(208)은 채널의 역할을 하는 제 1 액티브 영역(214)과, 오믹 콘택층이 되는 제 2 액티브 영역(216,217)으로 구분된다. Aekti the area 208 is divided into a first active region 214 and the second active areas (216 217) which is an ohmic contact layer that serves as a channel.

연속하여, 상기 산화막 패턴(212)을 포함한 다결정 실리콘층의 상부에 n+이온을 도핑한 후 열처리 공정을 진행하게 되면, 상기 산화막 패턴(212) 하부의 제 1 액티브 영역(214)과 제 2 액티브 영역(216,217)에 남아 있던 촉매금속이 산화막의 바깥쪽으로 확산되어 빠져나와, 상기 도핑된 이온과 반응하게 된다. Subsequently, when the forward and then doped with n + ion to the upper heat-treating step of the polycrystalline silicon layer including the oxide film pattern 212, the first active region 214 and the second active region of the lower the oxide film pattern 212 the catalyst metal remaining in the (216 217) to escape is diffused to the outside of the oxide film, it is reacted with the doped ions.

상기 촉매금속이 니켈(Ni)이고 상기 도핑 물질이 인(phosphorus)이라면 NiP로 반응하게 된다. Wherein the metal catalyst is a reaction if the nickel (Ni) and phosphorus (phosphorus) is doped with the substance NiP.

따라서, 상기 촉매금속의 잔사와 도핑된 이온이 반응한 반응물은 상기 산화막 패턴(212)이 형성되지 않은 다결정 실리콘층(206)에 존재하게 된다. Thus, the reaction was with the residue of the catalytic metal-doped ion reaction is present in the oxide pattern a polysilicon layer 212 is not formed (206).

상기 산화막 패턴(212)은 액티브 영역에 이온(n+)이 도핑되는 것을 방지하기 위한 이온스토퍼(ion stopper)로 사용한다. The oxide film pattern 212 as a stopper ion (ion stopper) to prevent the ion (n +) doped into the active region.

다음으로, 도 3e에 도시한 바와 같이, 상기 산화막 패턴(212)을 마스크로 하여 하부에 노출된 다결정층을 제거한다. Next, as shown in Figure 3e, to remove the polycrystalline layer exposed to the bottom by the oxide film pattern 212 as a mask.

연속하여, 소정의 식각 수단을 이용하여 산화막 패턴(212)을 제거함으로서 비로소 아일랜드 형상으로 패턴된 액티브 영역(208)을 형성할 수 있다. Subsequently, it is by using a predetermined etching means, by removing the oxide film pattern 212 may be formed in the active region 208 until a pattern in island-like.

상기 액티브 영역(208)은 도 3f에 도시한 바와 같이, 제 1 액티브영역(214)과 제 2 액티브 영역(216,217)으로 정의된다. The active area 208 is defined by a first active region 214 and the second active areas (216 217), as shown in Figure 3f.

다음으로, 도 3g에 도시된 공정은 게이트 절연막 및 게이트 전극을 형성하는 단계로, 상기 아일랜드 형상의 액티브층(208)상부에 제 2 절연막인 게이트 절연막(210)및 게이트 전극(212)을 형성한다. Next, also forms a step with the gate insulating film and a step of forming a gate electrode, the second insulating film above the active layer 208 of island-like gate insulating film 210 and gate electrode 212 shown in 3g .

전술한 구성에서, 상기 제 2 액티브 영역(216, 217)은 상기 제 1 액티브 영역(214)의 양 가장자리에 위치하고 있다. In the above-described configuration, the second active region (216, 217) is located on both edges of the first active region 214.

따라서, 상기 게이트 절연막(210)및 상기 게이트 전극(212)은 상기 제 1 액티브 영역(214) 상에 위치한 형상이 된다. Therefore, the gate insulating film 210 and the gate electrode 212 is in the shape on the first active region (214).

이때, 상기 제 1 절연막과 제 2 절연막은 질화 실리콘(SiN x ), 산화 실리콘(SiO 2 ), TEOS(Tetra Ethoxy Silane)로 구성된 집단에서 선택된 물질로 형성한다. At this time, the first insulating film and second insulating film is formed of a material selected from the group consisting of silicon nitride (SiN x), silicon oxide (SiO 2), TEOS (Tetra Ethoxy Silane).

상기 게이트 전극(212)과 게이트 절연막(210)은 마스크의 수를 절감하기 위해 동일 패턴으로 형성된다. The gate electrode 212 and the gate insulating film 210 is formed in the same pattern to reduce the number of masks.

상기 게이트 전극(212) 형성 후에 상기 제 2 액티브 영역에 저항성 접촉층을 형성하기 위해 p+ 이온을 도핑을 한다. After the gate electrode 212 formed to the doping of p + ion to form an ohmic contact layer on the second active region. 이 때, 상기 게이트 전극(212)은 상기 제 1 액티브 영역(214)에 도펀트가 침투하는 것을 방지하는 이온 스타퍼(Ion-stopper)의 역할을 하게 된다. At this time, the gate electrode 212 is to act as a buffer ion star (Ion-stopper) for preventing a dopant penetrate in the first active region 214.

상기 도핑된 도펀트는 B 2 H 6 등의 3족 원소이므로 P평 채널을 형성한다. Since the group III element such as the doped dopant is B 2 H 6 to form a P-channel flat.

이때, 상기 액티브 영역(214, 216, 217)은 미리 질소 분위기에서 안정화 된 상태임으로 상기 도펀트의 빠른 확산을 제어 할 수 있다. At this time, arbitrarily it said active region (214, 216, 217) is pre-stabilized in a nitrogen atmosphere state may control the rapid diffusion of the dopant.

따라서, 소자의 열화를 방지 할 수 있다. Therefore, it is possible to prevent deterioration of the device.

도 3h는 게이트 전극(212)과 제 2 액티브 영역(216, 217) 및 제 2절연층(210)의 전면에 걸쳐 제 3 절연층인 층간 절연막(Inter layer insulator ; 218)을 증착하고 패터닝하는 단계로, 상기 제 2 액티브 영역(216, 217)에 제 1 콘택홀과 제 2 콘택홀(216', 217')을 형성한다. Figure 3h is a gate electrode 212 and the second active region (216, 217) and second insulating third insulating layer is an interlayer insulating film over the entire surface of the layer (210); depositing a (Inter layer insulator 218) and patterned as to form the second active region (216, 217) a first contact hole and the second contact hole (216 ', 217') on.

도 3i에 도시된 도면은 여러 가지 공정을 복합적으로 나타내고 있다. Also shown in the figure 3i shows a combination of a number of processes.

먼저, 도 3h에서 형성한 콘택홀(116', 117')을 통해 제 2 액티브 영역(216, 217)과 각각 접촉하는 소스 전극(220) 및 드레인 전극(222)을 형성한다. First, FIG forming a contact hole (116 ', 117') a second active region (216, 217) and the source electrode 220 and drain electrode 222 in contact respectively with the formed at 3h.

이후, 상기 전극들(220, 222) 및 기판의 전면에 걸쳐 보호층(226)을 증착하고 패터닝하여, 상기 드레인 전극(222)의 일부를 노출하는 콘택홀(227)을 형성한다. And after depositing a protective layer 226 over the entire surface of the electrodes 220 and 222 and the substrate and patterned to form a contact hole 227 that exposes a portion of the drain electrode 222.

연속하여, 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함한 투명 도전성 금속물질을 증착하고 패터닝하여, 상기 노출된 드레인 전극(222)과 접촉하는 투명한 화소전극(228)을 형성한다. Subsequently, an indium-tin-a-oxide (IZO) transparent to deposit a conductive metal material is patterned, a transparent pixel electrode 228 in contact with the exposed drain electrode 222, including a-oxide (ITO) and indium-zinc forms.

이와 같은 방법으로 본 발명이 제 2 실시예에 따른 다결정 실리콘 박막트랜지스터를 포함한 액정표시장치용 어레이기판을 제작할 수 있다. The present invention in this way can be manufactured array substrate for a liquid crystal display device including a polycrystalline silicon thin film transistor according to the second embodiment.

본 발명에 따른 다결정 박막트랜지스터 제조방법은, 촉매 금속을 이용하여 결정화된 실리콘층을 질소 분위기에서 소정의 온도로 활성화하기 때문에, 불소로 결정층의 표면을 식각하여 금속 잔사를 제거하는 공정과, 이온 도핑을 행하여 금속잔사를 제거하는 공정 중, 다결정층의 표면에 결함이 발생할 확률을 줄일 수 있다. The polycrystalline thin film transistor manufacturing method according to the invention, the silicon layer crystallized using a metal catalyst, because activated at a predetermined temperature in a nitrogen atmosphere, by etching the surface of the crystal layer with fluorine and a step of removing the metal residue and ion of performing the doping process of removing the metal residue, it is possible to reduce the probability of occurrence of defects in the surface of the polycrystalline layer.

또한, 액티브 영역에 오믹 콘택층을 형성하기 위한 도펀트를 도핑하는 공정 중 도펀트의 확산 속도를 제어 할 수 있으므로 소자의 열화를 방지할 수 있는 효과가 있다. In addition, it is possible to control the rate of diffusion process of the dopants for doping a dopant to form an ohmic contact layer on the active region there is an effect that it is possible to prevent deterioration of the device.

따라서, 다결정 박막트랜지스터의 동작 특성을 개선할 수 있는 효과가 있다. Accordingly, it is possible to improve the operating characteristics of the polycrystalline thin film transistor.

Claims (17)

  1. 기판 상에 절연막인 버퍼층을 형성하는 단계와; Forming an insulating film of a buffer layer on a substrate;
    상기 버퍼층이 형성된 기판의 전면에 비정질 실리콘을 증착하는 단계와; Depositing amorphous silicon on the front of the substrate on which the buffer layer is formed and;
    상기 비정질 실리콘층의 상부에 촉매금속을 흡착하는 단계와; Step for adsorbing a catalyst metal on top of said amorphous silicon layer;
    상기 촉매금속이 흡착된 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 Crystallizing the metal catalyst adsorbed an amorphous silicon layer into a polysilicon layer
    단계와; Step;
    상기 다결정 실리콘층을 질소 분위기에서 소정의 온도로 활성화하는 공정을 진행하여 다결정 실리콘층을 안정화하는 단계와; A method for stabilizing a poly-crystalline silicon layer to the polycrystalline silicon layer proceeds the step of activating at a predetermined temperature in a nitrogen atmosphere;
    상기 안정화된 다결정 실리콘층의 표면을 소정의 수단으로 얇게 식각하는 단계를 포함하는 다결정 실리콘 박막트랜지스터의 액티브층 형성 방법. An active layer forming method of the polysilicon thin film transistor comprising a thin etching the surface of the stabilized poly-crystalline silicon layer to a predetermined means.
  2. 제 1 항에 있어서, According to claim 1,
    상기 촉매금속은 니켈(Ni), 코발트(Co), 납(Pb)으로 구성된 금속 그룹 중 선택된 하나로 형성한 다결정 실리콘 박막트랜지스터의 액티브층 형성방법. The catalyst metal is nickel (Ni), cobalt (Co), the active layer forming method of the polysilicon thin film transistors formed of a selected one of lead (Pb), the group consisting of metal.
  3. 제 1 항에 있어서, According to claim 1,
    상기 실리콘층의 표면을 식각하는 수단은 불산(HF)인 다결정 실리콘 박막트랜지스터의 액티브층 형성방법. Means for etching the surface of the silicon layer is hydrofluoric acid (HF) The method of forming an active layer of polycrystalline silicon thin film transistor.
  4. 기판 상에 절연막인 버퍼층을 형성하는 단계와; Forming an insulating film of a buffer layer on a substrate;
    상기 버퍼층이 형성된 기판의 전면에 비정질 실리콘을 증착하는 단계와; Depositing amorphous silicon on the front of the substrate on which the buffer layer is formed and;
    상기 비정질 실리콘층의 상부에 촉매금속을 흡착하는 단계와; Step for adsorbing a catalyst metal on top of said amorphous silicon layer;
    상기 촉매금속이 흡착된 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 Crystallizing the metal catalyst adsorbed an amorphous silicon layer into a polysilicon layer
    단계와; Step;
    상기 다결정 실리콘층을 질소 분위기에서 소정의 온도로 활성화하는 공정을 진행하여 다결정 실리콘층을 안정화하는 단계와; A method for stabilizing a poly-crystalline silicon layer to the polycrystalline silicon layer proceeds the step of activating at a predetermined temperature in a nitrogen atmosphere;
    상기 안정화된 다결정 실리콘층의 표면을 소정의 수단으로 얇게 식각하는 단계와; The step of etching the surface of the stabilized thin polycrystalline silicon layer to a predetermined unit, and;
    상기 표면이 식각된 다결정 실리콘층을 패턴하여, 액티브층을 형성하는 단계와; A step of the pattern which the surface of the etched polysilicon layer, forming an active layer;
    상기 액티브층 상에 제 2 절연막인 게이트 절연막을 형성하는 단계와; Forming a gate insulating film a second insulating film on the active layer;
    상기 게이트 절연막 상부의 액티브층 상에 게이트 전극을 형성하는 단계와; And forming a gate electrode on the gate insulating film above the active layer;
    상기 게이트 전극 양측으로 노출된 액티브층에 불순물을 도핑하여, 상기 액티브층의 양측에 오믹 콘택층을 형성하는 단계와; By doping an impurity into the active layer exposed by the gate electrode on both sides, forming an ohmic contact layer on both sides of the active layer;
    상기 오믹 콘택층이 형성된 기판의 전면에 제 3 절연막을 형성하는 단계와; And forming a third insulating film on the entire surface of the substrate on which the ohmic contact layer is formed;
    상기 제 3 절연막을 패턴하여, 상기 오믹콘택층을 노출하도록 상기 게이트전극의 양측에 제 1 콘택홀과 제 2 콘택홀을 형성하는 단계와; A step of the pattern of the third insulating film, forming a first contact hole and second contact hole on both sides of the gate electrode so as to expose the ohmic contact layer;
    상기 제 1 콘택홀을 통해 노출된 오믹콘택층과 접촉하는 소스전극과, 상기 제 2 콘택홀을 통해 오믹콘택층과 접촉하는 드레인 전극을 형성하는 단계 Through the first contact with the source electrode, the second contact hole, which is in contact with the exposed ohmic contact layer over the hole to form a drain electrode in contact with the ohmic contact layer
    를 포함하는 다결정 실리콘 박막 트랜지스터 제조방법. Method of producing polycrystalline silicon thin film transistor comprising a.
  5. 제 4 항에 있어서, 5. The method of claim 4,
    상기 촉매금속은 니켈(Ni), 코발트(Co), 납(Pb)으로 구성된 금속 그룹 중 선택된 하나로 형성한 다결정 실리콘 박막트랜지스터 제조방법. The catalyst metal is nickel (Ni), cobalt (Co), a method of producing polycrystalline silicon thin film transistor formed of a selected one of lead (Pb), the group consisting of metal.
  6. 제 4 항에 있어서, 5. The method of claim 4,
    상기 제 1 및 제 2 절연막은 실리콘 질화막(SiN x ), 실리콘 산화막(SiO 2 ), TEOS(Tetra Ethoxy Silane)로 구성된 집단에서 선택된 물질인 다결정 실리콘 박막 트랜지스터 제조방법. The first and second insulating film A method of manufacturing a silicon nitride film (SiN x), silicon oxide (SiO 2), TEOS (Tetra Ethoxy Silane) , the polysilicon thin film material selected from the group consisting of a transistor.
  7. 제 4 항에 있어서, 5. The method of claim 4,
    상기 불순물은 P-형 반도체인 다결정 박막 트랜지스터 제조방법. The production method for a P- type impurity semiconductor, a polycrystalline thin film transistor.
  8. 기판 상에 절연막인 버퍼층을 형성하는 단계와; Forming an insulating film of a buffer layer on a substrate;
    상기 버퍼층이 형성된 기판의 전면에 비정질 실리콘을 증착하는 단계와; Depositing amorphous silicon on the front of the substrate on which the buffer layer is formed and;
    상기 비정질 실리콘층의 상부에 촉매금속을 흡착하는 단계와; Step for adsorbing a catalyst metal on top of said amorphous silicon layer;
    상기 촉매금속이 흡착된 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 Crystallizing the metal catalyst adsorbed an amorphous silicon layer into a polysilicon layer
    단계와; Step;
    상기 결정화된 다결정 실리콘층을 질소 분위기에서 소정의 온도로 활성화 하는 단계와; Activating the crystallized polycrystalline silicon layer to a predetermined temperature in a nitrogen atmosphere and;
    상기 정의된 액티브 영역과 평면적으로 겹쳐지는 산화막 패턴을 형성하는 단계와; Forming an oxide layer pattern that is two-dimensionally overlap with the definition of the active area;
    산화막 패턴이 포함된 결정질 실리콘층에 n+ 이온을 도핑한 후 열처리 하여, 상기 산화막 패턴 하부의 액티브 영역에 존재하는 촉매금속을 제거하는 단계와; By heat treatment after doping the n + ions to the polycrystalline silicon layer with the oxide film pattern, and the step of removing the catalyst metal present in the active region of the lower oxide layer pattern;
    상기 산화막 패턴을 마스크로 하여 노출된 다결정층을 식각하는 단계를 A step of etching the exposed polysilicon layer and the oxide layer pattern as a mask.
    포함한 다결정 실리콘 박막트랜지스터의 액티브층 형성방법. The method of forming an active layer of polycrystalline silicon thin film transistor including.
  9. 삭제 delete
  10. 제 8 항에 있어서, The method of claim 8,
    상기 다결정 실리콘층을 질소분위기에서 활성화 하는 단계에서, 다결정 실리콘층이 안정화 되는 다결정 실리콘 박막트랜지스터의 액티브층 형성방법. In the step of activating the polysilicon layer in a nitrogen atmosphere, a method of forming an active layer of polycrystalline silicon thin film transistors that are polycrystalline silicon layer is stabilized.
  11. 제 8 항에 있어서, The method of claim 8,
    상기 촉매금속은 니켈(Ni), 코발트(Co), 납(Pb)으로 구성된 금속 그룹 중 선택된 하나로 형성한 다결정 실리콘 박막트랜지스터의 액티브층 형성방법. The catalyst metal is nickel (Ni), cobalt (Co), the active layer forming method of the polysilicon thin film transistors formed of a selected one of lead (Pb), the group consisting of metal.
  12. 제 8 항에 있어서, The method of claim 8,
    상기 버퍼층은 질화 실리콘(SiO 2 )과 산화 실리콘(SiN X )을 포함한 무기절연물질 그룹 중 선택된 하나로 증착한 다결정 실리콘 박막트랜지스터의 액티브층 형성방법. The buffer layer is a silicon nitride (SiO 2) and silicon oxide (SiN X) inorganic insulating a method of forming an active layer of a polysilicon thin film transistor as one of the deposited material including a group selected.
  13. 기판 상에 제 1 절연막인 버퍼층을 형성하는 단계와; Forming a first buffer layer of the first insulating film on a substrate;
    상기 버퍼층이 형성된 기판의 전면에 비정질 실리콘을 증착하는 단계와; Depositing amorphous silicon on the front of the substrate on which the buffer layer is formed and;
    상기 비정질 실리콘층의 상부에 촉매금속을 흡착하는 단계와; Step for adsorbing a catalyst metal on top of said amorphous silicon layer;
    상기 촉매금속이 흡착된 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 Crystallizing the metal catalyst adsorbed an amorphous silicon layer into a polysilicon layer
    단계와; Step;
    상기 결정화된 다결정 실리콘층을 질소 분위기에서 소정의 온도로 활성화 하는 단계와; Activating the crystallized polycrystalline silicon layer to a predetermined temperature in a nitrogen atmosphere and;
    상기 정의된 액티브 영역과 평면적으로 겹쳐지는 산화막 패턴을 형성하는 단계와; Forming an oxide layer pattern that is two-dimensionally overlap with the definition of the active area;
    산화막 패턴이 포함된 결정질 실리콘층에 n+ 이온을 도핑한 후 열처리 하여, 상기 산화막 패턴의 하부에 존재하는 촉매금속을 제거하는 단계와; By heat treatment after doping the n + ions to the polycrystalline silicon layer with the oxide film pattern, and the step of removing the catalyst metal present in the lower portion of the oxide layer pattern;
    상기 산화막 패턴을 마스크로 하여 노출된 다결정층을 식각하는 단계와; Etching the exposed polysilicon layer and the oxide layer pattern as a mask, and;
    상기 산화막 패턴을 제거하여 아일랜드 형상의 액티브층을 형성하는 단계와; The step of removing the oxide layer pattern formed in the active layer of island shape;
    상기 액티브층 상에 제 2 절연막인 게이트 절연막을 형성하는 단계와; Forming a gate insulating film a second insulating film on the active layer;
    상기 게이트 절연막 상부의 액티브층 상에 게이트 전극을 형성하는 단계와; And forming a gate electrode on the gate insulating film above the active layer;
    상기 게이트 전극 양측으로 노출된 액티브층에 불순물을 도핑하여 상기 액티브층의 양측에 오믹 콘택층을 형성하는 단계와; And the step of doping an impurity into the active layer exposed by the gate electrode on both sides forming an ohmic contact layer on both sides of the active layer;
    상기 오믹 콘택층이 형성된 기판의 전면에 제 3 절연막을 형성하는 단계와; And forming a third insulating film on the entire surface of the substrate on which the ohmic contact layer is formed;
    상기 제 3 절연막을 패턴하여, 상기 오믹콘택층을 노출하도록 상기 게이트 전극의 양측에 제 1 콘택홀과 제 2 콘택홀을 형성하는 단계와; A step of the pattern of the third insulating film, forming a first contact hole and second contact hole on both sides of the gate electrode so as to expose the ohmic contact layer;
    상기 제 1 콘택홀을 통해 노출된 오믹콘택층과 접촉하는 소스전극과, 상기 제 2 콘택홀을 통해 오믹콘택층과 접촉하는 드레인 전극을 형성하는 단계 Through the first contact with the source electrode, the second contact hole, which is in contact with the exposed ohmic contact layer over the hole to form a drain electrode in contact with the ohmic contact layer
    를 포함하는 다결정 실리콘 박막트랜지스터 제조방법. Method of producing polycrystalline silicon thin film transistor comprising a.
  14. 삭제 delete
  15. 제 13 항에 있어서, 14. The method of claim 13,
    상기 다결정 실리콘층을 질소분위기에서 활성화 하는 단계에서, 다결정 실리콘층이 안정화 되는 다결정 실리콘 박막트랜지스터의 액티브층 형성방법. In the step of activating the polysilicon layer in a nitrogen atmosphere, a method of forming an active layer of polycrystalline silicon thin film transistors that are polycrystalline silicon layer is stabilized.
  16. 제 13 항에 있어서, 14. The method of claim 13,
    상기 불순물은 P-형 반도체인 다결정 실리콘 박막 트랜지스터 제조방법. The production method for a P- type semiconductor impurity, the polysilicon thin film transistor.
  17. 제 13 항에 있어서 14. The method of claim 13 wherein
    상기 n+이온을 도핑한 후 열처리를 진행하면, 상기 산화막 패턴 하부의 촉매금속이 산화막 패턴 외의 다결정층으로 확산되어 상기 n+이온과 반응하여 반응물을 형성하는 다결정 실리콘 박막트랜지스터 제조방법. The n + Continuing the doped with ions after a heat treatment, wherein the catalyst metal of the lower oxide layer pattern is diffused into the polycrystalline layer other than the oxide film pattern producing polycrystalline silicon thin film transistors to form a reaction product to react with the n + ion.
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