KR20050033656A - 게이트 전극 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 통상의 전자선 묘화에 의해 형성된 개구의 두께를 두껍게 하여 개구 치수를 축소함으로써 미세 게이트 전극을 효율적으로 제조 가능한 방법을 제공하는 것을 목적으로 한다. 본 발명의 게이트 전극 제조 방법은 게이트 전극 형성면상에 최하층에 전자선 레지스트층을 포함하는 적층 레지스트를 형성하는 적층 레지스트 형성 공정과, 상기 최하층 이외의 층에 개구를 형성하는 개구 형성 공정과, 상기 개구로부터 노출되는 상기 최하층에 게이트 전극용 개구를 형성하는 게이트 전극용 개구 형성 공정과, 이 게이트 전극용 개구를 선택적으로 축소시키는 게이트 전극용 개구 축소 공정과, 이 게이트 전극용 개구에 게이트 전극을 형성하는 게이트 전극 형성 공정을 포함한다.

Description

게이트 전극 및 그 제조 방법{GATE ELECTRODE AND ITS FABRICATING METHOD}
본 발명은, 통상의 전자선 묘화에 의해 형성된 게이트 전극용 레지스트 개구의 두께를 두껍게 하여 개구 치수를 축소함으로써 미세한 게이트 전극을 효율적으로 제조하는 것이 가능한 게이트 전극의 제조 방법, 상기 게이트 전극의 제조 방법에 의해 제조되어 고주파 특성이 우수하여 준밀리·밀리파 대전파의 송수신용 내지 고속 신호 처리용(광통신용) 디바이스로서 유용한 전계 효과 트랜지스터에 적합한 게이트 전극, 이 게이트 전극을 이용한 반도체 장치, 및 그 제조 방법에 관한 것이다.
고주파 특성이 우수한 전계 효과 트랜지스터는 준밀리·밀리파 대전파의 송수신용 디바이스 내지 고속 신호 처리용(광통신용) 디바이스로서 유용하다. 이들 중에서도 특히 우수한 고주파 특성이 요구되는 디바이스에 사용되는 게이트 전극의 개발에 있어서는 전자선 묘화를 이용하여 게이트 형성용 개구를 미세하게 형성하여 게이트 길이를 가능한 한 단축하는 것이 성행하고 있다.
종래에는, 전자선 묘화를 이용하여 게이트 형성용 개구를 미세하게 형성하기 위하여, (1) 묘화에 이용하는 전자빔의 크기 자체를 미세화하여 묘화를 미세하게 행하는 것, (2) 상기 게이트 형성용 개구를 형성하는 레지스트에 대하여 열처리를 행하여 열연화시켜 개구 치수를 축소시키는 것 등을 생각하였다.
그러나, 이들 경우에는, 이하와 같은 문제가 있다. 즉, 상기 (1)의 경우, 기존 기술에서는 전자빔 직경을 0.04㎛ 정도까지 미세화시킬 수 있지만, 수천 개 트랜지스터를 집적화시킨 경우의 제조 안정성 등을 고려하면 아직 충분한 기술이라고는 말하기 어렵다. 또한, 상기 (2)의 경우, 안정되게 얻어지는 개구 치수의 축소량이 0.04㎛ 이내 정도이며, 이것을 넘는 대폭적인 개구 치수의 축소를 하는 것은 균일성의 점에서 문제가 있어 양산에 적합하지 않다. 또한, 동일한 개구를 개구 치수차가 큰 리세스 형성용 개구와 게이트 전극 형성용 개구에 사용하는 것은 애당초 어렵다.
도 1은 전자선 입사량과 레지스트 두께화량의 관계를 도시하는 그래프.
도 2는 본 발명의 게이트 전극의 제조 방법의 일례를 설명하기 위한 개략 설명도.
도 3은 본 발명의 게이트 전극의 제조 방법에 따른 전자선 입사 공정의 일례를 설명하기 위한 개략 설명도.
도 4a, 4b, 4c 및 4d는 본 발명의 게이트 전극의 제조 방법에 의해 본 발명의 게이트 전극을 제조하는 일례(하나의 개구를 이용하여 개구 위치 정렬이 불필요한 예)를 설명하기 위한 개략 설명도.
도 5a, 5b, 5c 및 5d는 본 발명의 게이트 전극의 제조 방법에 의해 본 발명의 게이트 전극(오프셋 게이트)을 제조하는 일례를 설명하기 위한 개략 설명도.
본 발명의 목적은 통상의 전자선 묘화에 의해 형성한 게이트 전극용 레지스트 개구의 두께를 두껍게 하여 개구 치수를 축소함으로써 미세한 게이트 전극을 효율적으로 제조 가능한 게이트 전극의 제조 방법을 제공하는 것을 목적으로 한다. 또한, 본 발명은 상기 게이트 전극의 제조 방법에 의해 제조되어 고주파 특성이 우수하고 준밀리·밀리파 대전파의 송수신용 내지 고속 신호 처리용(광통신용) 디바이스로서 유용한 전계 효과 트랜지스터에 적합한 게이트 전극을 제공하는 것을 목적으로 한다. 또한, 본 발명의 목적은 상기 게이트 전극을 이용한 고성능인 반도체 장치 및 그 효율적인 제조 방법을 제공하는 것이다.
본 발명의 게이트 전극의 제조 방법은 게이트 전극 형성면상에 적어도 최하층에 전자선 레지스트층을 포함하는 적층 레지스트를 형성하는 적층 레지스트 형성 공정과, 상기 최하층 이외의 층에 개구를 형성하는 개구 형성 공정과, 상기 개구로부터 노출되는 상기 최하층에 게이트 전극용 개구를 형성하는 게이트 전극용 개구 형성 공정과, 상기 게이트 전극용 개구를 선택적으로 축소시키는 게이트 전극용 개구 축소 공정과, 상기 게이트 전극용 개구에 게이트 전극을 형성하는 게이트 전극 형성 공정을 포함하는 것을 특징으로 한다.
본 발명의 게이트 전극의 제조 방법에 있어서는, 상기 적층 레지스트 형성 공정에서는 게이트 전극 형성면상에 적어도 최하층에 전자선 레지스트층을 포함하는 적층 레지스트가 형성된다. 상기 개구 형성 공정에서는 상기 최하층 이외의 층에 개구가 형성된다. 상기 게이트 전극용 개구 형성 공정에서는 상기 개구로부터 노출되는 상기 최하층에 게이트 전극용 개구가 형성된다. 상기 게이트 전극용 개구 축소 공정에서는 상기 게이트 전극용 개구가 선택적으로 축소된다. 상기 게이트 전극 형성 공정에서는 상기 게이트 전극용 개구에 게이트 전극이 형성된다. 이상에 의해 고성능으로 미세한 게이트 전극이 제조된다.
또한, 상기 게이트 전극용 개구 축소 공정 전에 게이트 전극용 개구 근방에 전자선을 입사시키는 전자선 입사 공정을 포함하는 경우에는 상기 전자선의 입사량을 변화시킴으로써 상기 게이트 전극용 개구 축소 공정에서의 게이트 전극용 개구의 개구 치수의 축소량이 조정된다.
또한, 상기 게이트 전극용 개구 형성 공정후 상기 게이트 전극용 개구 축소 공정전에 게이트 전극용 개구를 마스크로서 이용하여 게이트 전극 형성면을 홈파는 게이트 전극 형성면 홈파기 공정을 포함하는 경우에는, 게이트 전극용 개구 형성 공정에서 형성된 좀 넓은 게이트 전극용 개구를 그대로 마스크로서 이용하여 리세스 영역을 형성하고, 그 후, 원하는 게이트 전극용 개구까지 게이트 전극용 개구 축소 공정을 행함으로써 게이트 전극이 리세스 영역내에서 위치 어긋남을 일으키는 일없이 용이하게 소정의 위치에 형성된다.
본 발명의 게이트 전극은 본 발명의 게이트 전극의 제조 방법에 의해 제조되는 것을 특징으로 한다. 상기 게이트 전극은 게이트 길이가 짧고 미세한 구조를 갖기 때문에 고주파 특성이 우수하여 준밀리·밀리파 대전파의 송수신용 내지 고속 신호 처리용(광통신용) 디바이스로서 유용한 전계 효과 트랜지스터에 적합하게 사용할 수 있다.
본 발명의 반도체 장치의 제조 방법은, 본 발명의 게이트 전극의 제조 방법을 포함하는 것을 특징으로 한다. 본 발명의 반도체 장치의 제조 방법에 있어서는, 미세한 게이트 전극을 형성할 수 있기 때문에 상기 게이트 전극을 이용한 전계 효과 트랜지스터를 안정되게 다수 집적화시켜 고성능인 반도체 장치를 효율적으로 제조할 수 있다. 또한, 상기 게이트 전극의 제조 방법에 의해 미세화도가 다른 복수의 게이트 전극을 형성할 수 있어, 임의로 오프셋량을 조정한 복수의 오프셋 게이트도 형성할 수 있기 때문에 다기능으로 또한 고성능의 반도체 장치가 효율적으로 또한 간편하게 제조된다.
본 발명의 반도체 장치는 상기 반도체 장치의 제조 방법에 의해 제조되는 것을 특징으로 한다. 본 발명의 반도체 장치는 전계 효과 트랜지스터 등에 적합한 미세한 게이트 전극을 갖기 때문에 고성능이다. 또한, 미세화도가 다른 복수의 게이트 전극을 구비한 경우나, 임의로 오프셋량이 조정된 복수의 오프셋 게이트를 구비한 경우에는 다기능으로 또한 고성능이다.
(게이트 전극 및 그 제조 방법)
본 발명의 게이트 전극의 제조 방법은 적층 레지스트 형성 공정과, 개구 형성 공정과, 게이트 전극용 개구 형성 공정과, 게이트 전극용 개구 축소 공정과, 게이트 전극 형성 공정을 포함하고, 추가로 필요에 따라서 적절하게 선택한 그 밖의 공정을 포함한다.
본 발명의 게이트 전극은 본 발명의 게이트 전극의 제조 방법에 의해 제조된다. 이하, 본 발명의 게이트 전극의 제조 방법의 설명을 통하여 본 발명의 게이트 전극의 내용도 밝힌다.
- 적층 레지스트 형성 공정 -
상기 적층 레지스트 형성 공정은 게이트 전극 형성면상에 적어도 최하층에 전자선 레지스트층을 포함하는 적층 레지스트를 형성하는 공정이다.
상기 게이트 전극 형성면으로서는 특별히 제한은 없고 목적에 따라서 적절하게 선택할 수 있으며, 예컨대 각종 반도체 장치에 있어서의 게이트 전극 형성면 등을 들 수 있는데, 이들 중에서도, 준밀리·밀리파 대전파의 송수신용 내지 고속 신호 처리용(광통신용) 디바이스로서 유용한 전계 효과 트랜지스터의 게이트 전극 형성면을 특히 적합하게 들 수 있다.
상기 게이트 전극 형성면에는 오믹 전극 등이 형성되어 있는 것이 바람직하다. 상기 오믹 전극으로서는, 특별히 제한은 없고 공지의 것 중에서 적절하게 선택할 수 있는데, 예컨대 반절연성 GaAs 기판상에 버퍼층, InGaAs 전자 주행층, AlGaAs 전자 공급층, GaAs 저저항층을 적층 형성한 것 등을 들 수 있다. 상기 오믹 전극에 있어서의 각 층의 적층은, 예컨대 진공 증착법 등에 의해 이루어질 수 있다. 소자간에 전기적으로 분리하기 위해서는 산소 주입을 함으로써 활성 영역을 형성할 수 있다.
또한, 상기 게이트 전극용 형성면상에는 이 게이트 전극용 형성면과 상기 적층 레지스트의 접착성을 향상시키는 등의 목적으로, SiN 등의 질화막을 형성해도 좋다.
또한, 상기 게이트 전극용 형성면에 저저항층이 형성되어 있어도 되고, 이 저저항층 부분을 에칭 처리 등에 의해 제거하여 리세스 영역을 형성해도 좋다.
상기 적층 레지스트로서는, 적어도 최하층에 전자선 레지스트층을 포함하는 것 이외는 특별히 제한은 없고, 목적에 따라서 그 적층수, 레지스트의 종류, 각 층의 두께, 개구 직경 등을 적절하게 선택할 수 있다.
상기 적층 레지스트의 구조로서는, 특별히 제한은 없고 목적에 따라서 적절하게 선택할 수 있는데, 게이트 전극의 근원 부분을 형성하기 위한 게이트 전극용 개구가 형성되는 최하층과, 리프트 오프 용이성을 달성하기 위한 중간층과, 최상층으로 이루어지는 3층 구조 등을 적합하게 들 수 있다.
상기 최하층의 재료로서는, 전자선 레지스트인 한 특별히 제한은 없고 목적에 따라서 적절하게 선택할 수 있는데, 상기 레지스트 패턴 두께화 재료에 의해 두께화가 가능한 것이 바람직하며, 예컨대 폴리메틸메타크리레이트(PMMA)계 레지스트가 특히 바람직하다.
상기 최하층이 상기 폴리메틸메타크리레이트(PMMA)계 레지스트인 경우에는, 상기 레지스트 패턴 두께화 재료에 의한 두께화 효과가 우수한 점에서 유리하다.
상기 중간층의 재료로서는, 특별히 제한은 없고 목적에 따라서 적절하게 선택할 수 있지만, 상기 레지스트 패턴 두께화 재료에 의해 두께가 두껍게되지 않은 재료가 바람직하며, 상기 게이트 전극의 오버 게이트부의 효율적인 형성의 관점에서는 사이드 에칭이 가능한 재료인 것이 보다 바람직하며, 예컨대 폴리메틸글루탈이미드(PMGI)계 레지스트 등이 바람직하다.
상기 최상층의 재료로서는, 특별히 제한은 없고, 목적에 따라서 적절하게 선택할 수 있어, 상기 게이트 전극용 개구가 형성되는 상기 최하층보다도 상기 레지스트 패턴 두께화 재료에 의해 두께가 두껍게 되는 정도가 낮은 재료가 바람직하며, 공지의 전자선 레지스트, 포토레지스트 등 중에서 적절하게 선택할 수 있지만, 폴리스티렌중합체와 아크릴 수지를 함유하는 폴리스티렌 중합체 함유 레지스트 등이 바람직하다.
상기 적층 레지스트에 있어서의 각 층의 재료로서는 적절하게 시판품을 사용할 수 있다.
상기 적층 레지스트에 있어서의 각 층은 상기 각 층의 레지스트 재료 등을 도포, 건조 등을 함으로써 형성할 수 있다. 또, 상기 도포의 방법으로서는, 특별히 제한은 없고 목적에 따라 공지의 방법 중에서 적절하게 선택할 수 있으며, 예컨대 스핀코트법 등을 들 수 있다.
본 발명에 있어서는 상기 적층 레지스트로서, 상기 최하층이 상기 폴리메틸메타아크릴레이트(PMMA)계 레지스트로 형성되고, 상기 중간층이 상기 폴리메틸글루탈이미드(PMGI)계 레지스트로 형성되고, 상기 최상층이 상기 폴리스티렌중합체 함유 레지스트로 형성된 3층 구조인 것이 상기 게이트 전극용 개구(파인 게이트 개구)를 안정되게 형성할 수 있고, 상기 게이트 전극을 안정되고 또한 효율적으로 제조 가능한 점에서 바람직하다.
- 개구 형성 공정 -
상기 개구 형성 공정은 상기 최하층 이외의 층에 개구를 형성하는 공정이다.
상기 최하층 이외의 층에 개구를 형성하는 방법으로서는, 특별히 제한은 없고, 목적에 따라서 적절하게 선택할 수 있어, 예컨대 상기 적층 레지스트가 상기 최하층, 상기 중간층 및 상기 최상층으로 이루어지는 3층 구조를 갖는 경우에는, 상기 최상층을 전자선 묘화에 의해 상기 최상층에 최상층 개구를 형성하고, 상기 최상층 개구로부터 상기 중간층을 알칼리 현상 처리를 하여 상기 중간층에 중간층 개구를 형성함과 동시에 상기 중간층 개구를 사이드 에칭(세트 백 형성)하는 방법을 적합하게 들 수 있다.
또한, 상기 전자선 묘화는 공지의 전자선 묘화 장치를 이용하여 이루어질 수 있다. 또한, 상기 알칼리 현상 처리는 공지의 알칼리 현상액을 이용하여 공지의 조건 등에 따라 행해질 수 있다.
또, 상기 중간층 개구를 사이드 에칭(세트 백 형성)하면, 게이트 전극의 오버 게이트부를 형성하기 위한 공간을 형성할 수 있고, 또한, 리프트 오프가 용이해지는 점에서 바람직하다.
상기 적층 레지스트에 있어서의 상기 최상층에 형성하는 최상층 개구의 개구 치수로서는, 특별히 제한은 없고 목적에 따라 적절하게 선택할 수 있는데, 예컨대 0.20∼1.00㎛ 정도인 것이 바람직하다.
- 게이트 전극용 개구 형성 공정 -
게이트 전극용 개구 형성 공정은 상기 최하층에 게이트 전극용 개구 (파인 게이트 개구)를 형성하는 공정이다.
상기 게이트 전극용 개구(파인 게이트 개구)는 상기 최하층에 전자선 묘화를 하는 것으로써 형성될 수 있다.
상기 전자선 묘화의 방법으로서는, 특별히 제한은 없고, 목적에 따라서 공지의 조건에 따라 공지의 전자선 묘화 장치 등을 이용하여 행해질 수 있다.
상기 전자선 묘화에 의해서 형성되는 게이트 전극용 개구의 개구 치수는 특별히 제한은 없고, 목적에 따라 적절하게 선택할 수 있는데, 예컨대 0.1∼0.2 ㎛ 정도이다.
- 게이트 전극용 개구 축소 공정 -
상기 게이트 전극용 개구 축소 공정은 상기 게이트 전극용 개구를 선택적으로 축소시키는 공정이다.
상기 게이트 전극용 개구의 크기를 축소시키는 방법으로서는, 특별히 제한은 없고, 목적에 따라 적절하게 선택할 수 있는데, 예컨대 레지스트 패턴 두께화 재료를 상기 게이트 전극용 개구에 도포·현상(개구 형성)함으로써 그 개구 치수(직경)를 축소시키는 처리를 적어도 한 번 행하는 방법이 특히 바람직하다.
상기 레지스트 패턴 두께화 재료는 상기 최하층이 상기 폴리메틸메타크릴레이트(PMMA)계 레지스트 등의 중성 레지스트 재료라도 두께화 효과가 우수하여 효율적으로 상기 최하층에 형성된 상기 게이트 전극용 개구의두께를 두껍게 할 수 있는 점에서 바람직하다.
상기 게이트 전극용 개구 축소 공정에서는 상기 레지스트 패턴 두께화 재료를 적합하게 이용할 수 있어, 이 경우에는, 상기 게이트 전극용 개구에 상기 레지스트 패턴 두께화 재료가 도포되어 가교되면, 상기 게이트 전극용 개구의 두께가 두껍게 되어 상기 게이트 전극용 개구상에 표층이 형성되어, 상기 최상층 개구의 개구 치수(크기)가 축소된다. 그 결과, 상기 최상층 개구를 형성할 때에 이용한 전자선에 의한 해상(解像) 한계를 넘어 보다 미세한 게이트 전극용 개구가 형성된다.
또한, 이 때, 상기 게이트 전극용 개구의 두께화량, 즉 상기 게이트 전극용 개구의 개구 치수의 축소량은 상기 레지스트 패턴 두께화 재료의 조성, 조성비, 배합량, 농도, 점도, 도포 두께, 베이크 온도, 베이크 시간 등을 적절하게 조절함으로써 원하는 범위로 제어할 수 있다.
상기 레지스트 패턴 두께화 재료의 조성, 조성비, 배합량, 농도, 점도 등으로서는, 특별히 제한은 없고 목적에 따라 적절하게 선택할 수 있지만, 상기 레지스트 패턴 두께화 재료에 있어서의 물 이외의 성분의 총 함유량이 5∼40 질량%인 것이 상기 게이트 전극용 개구의 두께화량, 즉 상기 게이트 전극용 개구의 개구 치수의 축소량의 제어 관점에서 바람직하다. 또, 상기 개구 치수의 축소량은 상기 레지스트 패턴 두께화 재료에 있어서의 수지, 계면활성제, 가교제 등의 농도 등에 의해서도 조정할 수 있다.
- 레지스트 패턴 두께화 재료 -
상기 레지스트 패턴 두께화 재료는 수지와, 가교제와, 계면활성제를 함유하게 되고, 추가로 필요에 따라서 적절하게 선택한 수용성 방향족 화합물, 방향족 화합물을 일부 갖게 되는 수지, 유기 용제, 그 밖의 성분 등을 함유하게 된다.
상기 레지스트 패턴 두께화 재료는 수용성 내지 알칼리 가용성이다.
상기 레지스트 패턴 두께화 재료의 형태로서는, 수용액, 콜로이드액, 에멀젼액 등의 어느 것이라도 좋지만, 수용액인 것이 바람직하다.
상기 수지로서는, 특별히 제한은 없고, 목적에 따라 적절하게 선택할 수 있는데, 수용성 내지 알칼리 가용성인 것이 바람직하며, 가교 반응이 생기는 것이 가능하거나 혹은 가교 반응이 생기지 않지만 수용성 가교제와 혼합 가능한 것이 보다 바람직하다.
상기 수지가 수용성 수지인 경우, 이 수용성 수지로서는, 25℃의 물 100g에 대하여 0.1g 이상 용해하는 수용성을 나타내는 것이 바람직하다.
상기 수용성 수지로서는, 예컨대 폴리비닐알콜, 폴리비닐아세탈, 폴리비닐아세테이트, 폴리아크릴산, 폴리비닐피롤리돈, 폴리에틸렌이민, 폴리에틸렌옥사이드, 스티렌-말레산공중합체, 폴리비닐아민, 폴리아릴아민, 옥사졸린기 함유 수용성 수지, 수용성 멜라민 수지, 수용성 요소 수지, 알키드 수지, 술폰아미드 수지 등을 들 수 있다.
상기 수지가 알칼리 가용성인 경우, 이 알칼리 가용성 수지로서는 25℃의 2.38% TMAH 수용액 100g에 대하여 0.1g 이상 용해하는 알칼리 가용성을 나타내는 것이 바람직하다.
상기 알칼리 가용성 수지로서는, 예컨대 노볼락 수지, 비닐페놀 수지, 폴리아크릴산, 폴리메타크릴산, 폴리 p-히드로키시페닐아크릴라이트, 폴리 p-히드로키시페닐메타크릴라이트, 이들 공중합체 등을 들 수 있다.
상기 수지는 1종 단독으로 사용해도 좋고, 2종 이상을 병용해도 좋다. 이들 중에서도 폴리비닐알콜, 폴리비닐아세탈, 폴리비닐아세테이트 등이 바람직하다.
상기 수지의 상기 레지스트 패턴 두께화 재료에 있어서의 함유량으로서는 상기 가교제 등의 종류·함유량 등에 의해 다르고 일률적으로 규정할 수 없지만, 목적에 따라 적절하게 결정할 수 있다.
상기 가교제로서는 특별히 제한은 없고 목적에 따라 적절하게 선택할 수 있는데, 열 또는 산에 의해 가교를 생기게 하는 수용성인 것이 바람직하며, 예컨대 아미노계 가교제를 적합하게 들 수 있다.
상기 아미노계 가교제로서는, 예컨대 멜라민유도체, 유리어유도체, 우릴유도체 등을 적합하게 들 수 있다. 이들은 1종 단독으로 사용해도 좋고, 2종 이상을 병용해도 좋다.
상기 유리어 유도체로서는, 예컨대 요소, 알콕시메틸렌요소, N-알콕시메틸렌요소, 에틸렌요소, 에틸렌요소카르복실산, 이들 유도체 등을 들 수 있다.
상기 멜라민 유도체로서는, 예컨대 알콕시메틸멜라민, 이들 유도체 등을 들 수 있다.
상기 우릴 유도체로서는, 예컨대 벤조구아나민, 글리콜우릴, 이들 유도체 등을 들 수 있다.
상기 가교제의 상기 레지스트 패턴 두께화 재료에 있어서의 함유량으로서는, 상기 수지의 종류·함유량 등에 의해 달라서 일률적으로 규정할 수 없지만, 목적에 따라서 적절하게 결정할 수 있다.
상기 계면 활성제로서는, 특별히 제한은 없고 목적에 따라서 적절하게 선택할 수 있는데, 비이온성 계면활성제, 양이온성 계면활성제, 음이온성 계면활성제, 양성 계면활성제 등을 들 수 있다. 이들은 1종 단독으로 사용해도 좋고, 2종 이상을 병용해도 좋다. 이들 중에서도 금속 이온을 함유하지않는 점에서 비이온성 계면활성제가 바람직하다.
상기 비이온성 계면활성제로서는, 알콕시레이트계 계면활성제, 지방산에스테르계 계면활성제, 아미드계 계면활성제, 알콜계 계면활성제 및 에틸렌디아민계 계면활성제로부터 선택되는 것을 적합하게 들 수 있다. 또, 이들의 구체예로서는, 폴리옥시에틸렌-폴리옥시프로필렌축합물화합물, 폴리옥시알킬렌알킬에테르화합물, 폴리옥시에틸렌알킬에테르화합물, 폴리옥시에틸렌유도체화합물, 소르비탄지방산에스테르화합물, 글리세린지방산에스테르화합물, 제1급 알콜에톡시레이트화합물, 페놀에톡시레이트화합물, 노닐페놀에톡시레이트계, 옥틸페놀에톡시레이트계, 라우릴알콜에톡시레이트계, 올레일알콜에톡시레이트계, 지방산에스테르계, 아미드계, 천연알콜계, 에틸렌디아민계, 제2급 알콜에톡시레이트계 등을 들 수 있다.
상기 양이온성 계면활성제로서는, 특별히 제한은 없고, 목적에 따라서 적절하게 선택할 수 있어, 예컨대 알킬양이온계 계면활성제, 아미드형 4급 양이온계 계면활성제, 에스테르형 4급 양이온계 계면활성제 등을 들 수 있다.
상기 양성 계면활성제로서는, 특별히 제한은 없고, 목적에 따라서 적절하게 선택할 수 있어, 예컨대 아민옥사이드계 계면활성제, 베타인계 계면활성제 등을 들 수 있다.
이상의 계면활성제의 상기 레지스트 패턴 두께화 재료에 있어서의 함유량으로서는, 상기 수지, 상기 가교제 등의 종류·함유량 등에 따라 달라서 일률적으로 규정할 수는 없지만, 목적에 따라 적절하게 선택할 수 있다.
상기 레지스트 패턴 두께화 재료가 수용성 방향족 화합물을 함유하고 있으면 상기 게이트 전극용 개구의 에칭 내성을 현저하게 향상시킬 수 있는 점에서 바람직하다.
상기 수용성 방향족 화합물로서는, 방향족 화합물이며 수용성을 나타내는 것이면 특별히 제한은 없고, 목적에 따라서 적절하게 선택할 수 있는데, 25℃의 물 100g에 대하여 1g 이상 용해하는 수용성을 나타내는 것이 바람직하며, 25℃의 물 100g에 대하여 3g 이상 용해하는 수용성을 나타내는 것이 보다 바람직하며, 25℃의 물 100g에 대하여 5g 이상 용해하는 수용성을 나타내는 것이 특히 바람직하다.
상기 수용성 방향족 화합물로서는, 예컨대 폴리페놀화합물, 방향족카르복실산화합물, 나프탈렌다가알콜화합물, 벤조페논화합물, 후라보노이드화합물, 폴핀, 수용성 페녹시 수지, 방향족 함유 수용성 색소, 이들 유도체, 이들 배당체 등을 들 수 있다. 이들은 1종 단독으로 사용해도 좋고, 2종 이상을 병용해도 좋다.
상기 폴리페놀 화합물 및 그 유도체로서는, 예컨대 카테킨, 안토시아니진[페랄고진형(4'-히드록시), 시아니진형(3', 4'-디히드록시), 델피니진형(3', 4', 5'-트리히드록시)], 프라반-3, 4-디올, 프로안토시아니진, 레졸신, 레졸신[4] 아렌, 필로가롤, 몰식자산(沒食子酸), 이들 유도체 또는 배당체 등을 들 수 있다.
상기 방향족 카르복실산 화합물 및 그 유도체로서는, 예컨대 살리실산, 프탈산, 디히드록시안식향산, 탄닌, 이들 유도체 또는 배당체 등을 들 수 있다.
상기 나프탈렌 다가 알콜화합물 및 그 유도체로서는, 예컨대 나프탈렌디올, 나프탈렌트리올, 이들 유도체 또는 배당체 등을 들 수 있다.
상기 벤조페논 화합물 및 그 유도체로서는, 예컨대 알리자린옐로우- A, 이들 유도체 또는 배당체 등을 들 수 있다.
상기 후라보노이드 화합물 및 그 유도체로서는, 예컨대 후라본, 이소프라본, 후라바놀, 후라보논, 후라보놀, 후라반-3-올, 올론, 칼콘, 디히드로칼콘, 켈세틴, 이들 유도체 또는 배당체 등을 들 수 있다.
상기 수용성 방향족 화합물 중에서도 수용성이 우수한 점에서 극성기를 2이상 갖는 것이 바람직하며, 3개 이상 갖는 것이 보다 바람직하며, 4개 이상 갖는 것이 특히 바람직하다.
상기 극성기로서는, 특별히 제한은 없고, 목적에 따라서 적절하게 선택할 수 있지만, 예컨대, 수산기, 카르복실기, 카르보닐기, 술포닐기 등을 들 수 있다.
상기 수용성 방향족 화합물의 상기 레지스트 패턴 두께화 재료에 있어서의 함유량으로서는, 상기 수지, 상기 가교제 등의 종류·함유량 등에 따라서 적절하게 결정할 수 있다.
상기 레지스트 패턴 두께화 재료가 방향족 화합물을 일부 갖게 되는 수지를 함유하고 있으면 상기 최상층 개구의 에칭 내성을 현저하게 향상시킬 수 있는 점에서 바람직하다.
상기 방향족 화합물을 일부 갖게 되는 수지로서는, 특별히 제한은 없고 목적에 따라서 적절하게 선택할 수 있지만, 가교 반응을 생기게 할 수 있는 것이 바람직하며, 예컨대 폴리비닐아릴아세탈수지, 폴리비닐아릴에테르수지, 폴리비닐아릴에스테르수지, 이들 유도체 등을 적합하게 들 수 있고, 이들 중에서 선택되는 적어도 1종인 것이 바람직하며, 적절한 수용성 내지 알칼리 가용성을 나타내는 점에서 아세틸기를 갖는 것이 보다 바람직하다. 이들은 1종 단독으로 사용해도 좋고, 2종 이상을 병용해도 좋다.
상기 폴리비닐아릴아세탈 수지로서는, 특별히 제한은 없고, 목적에 따라서 적절하게 선택할 수 있어, 예컨대 β-레졸신아세탈 등을 들 수 있다.
상기 폴리비닐아릴에테르 수지로서는, 특별히 제한은 없고, 목적에 따라서 적절하게 선택할 수 있어, 예컨대 4-히드록시벤질에테르 등을 들 수 있다.
상기 폴리비닐아릴에스테르 수지로서는, 특별히 제한은 없고, 목적에 따라서 적절하게 선택할 수 있어, 예컨대 벤조산 등을 들 수 있다.
상기 폴리비닐아릴아세탈 수지의 제조 방법으로서는, 특별히 제한은 없고, 목적에 따라서 적절하게 선택할 수 있지만, 예컨대 공지의 폴리비닐아세탈 반응을 이용한 제조 방법 등을 적합하게 들 수 있다. 이 제조 방법은, 예컨대 산 촉매하에서 폴리비닐알콜과, 이 폴리비닐알콜과 화학양론적으로 필요한 양의 알데히드를 아세탈화 반응시키는 방법이며, 구체적으로는 미국 특허 제5,169,897호, 미국 특허 제5,262,270호, 일본 특개평5-78414호 공보 등에 개시된 방법을 적합하게 들 수 있다.
상기 폴리비닐아릴에텔 수지의 제조 방법으로서는, 특별히 제한은 없고, 목적에 따라서 적절하게 선택할 수 있지만, 예컨대 대응하는 비닐아릴에테르모노머와 비닐아세테이트의 공중합 반응, 염기성 촉매의 존재하, 폴리비닐알콜과 할로겐화 알킬기를 갖는 방향족 화합물의 에테르화 반응(Williamson의 에테르 합성 반응) 등을 들 수 있어, 구체적으로는, 일본 특허 공개2001-40086호 공보, 일본 특허 공개2001-181383호, 일본 특개평6-116194호 공보 등에 개시된 방법 등을 적합하게 들 수 있다.
상기 폴리비닐아릴에스테르 수지의 제조 방법으로서는, 특별히 제한은 없고, 목적에 따라서 적절하게 선택할 수 있지만, 예컨대 대응하는 비닐아릴에스테르모노머와 비닐아세테이트의 공중합 반응, 염기성 촉매의 존재하, 폴리비닐알콜과 방향족 카르복실산 할라이드 화합물의 에스테르화 반응 등을 들 수 있다.
상기 방향족 화합물을 일부 갖게 되는 수지에 있어서의 방향족 화합물로서는, 특별히 제한은 없고, 목적에 따라서 적절하게 선택할 수 있어, 예컨대 단고리성 방향족의 벤젠 유도체, 피리딘 유도체 등, 방향족 고리가 복수개 연결된 화합물(나프탈렌, 안트라센 등의 다환성 방향족) 등을 적합하게 들 수 있다.
상기 방향족 화합물을 일부 갖게 되는 수지에 있어서의 방향족 화합물은, 예컨대 수산기, 시아노기, 알콕실기, 카르복실기, 아미노기, 아미드기, 알콕시카르보닐기, 히드록시알킬기, 술포닐기, 산무수물기, 락톤기, 시아네이트기, 이소시아네이트기, 케톤기 등의 관능기나 당유도체를 적어도 하나 갖는 것이 적당한 수용성 관점에서는 적합하며, 수산기, 아미노기, 술포닐기, 카르복실기 및 이들 유도체에 의한 기로부터 선택되는 관능기를 적어도 하나 갖는 것이 보다 바람직하다.
상기 방향족 화합물을 일부 갖게 되는 수지에 있어서의 방향족 화합물의 몰 함유율로서는, 에칭 내성에 영향이 없는 한 특별히 제한은 없고 목적에 따라서 적절하게 선택할 수 있지만, 높은 에칭 내성을 필요로 하는 경우에는 5 mo1% 이상인 것이 바람직하며, 10 mo1% 이상인 것이 보다 바람직하다.
또, 상기 방향족 화합물을 일부 갖게 되는 수지에 있어서의 방향족 화합물의 몰 함유율은, 예컨대 NMR 등을 이용하여 측정할 수 있다.
상기 방향족 화합물을 일부 갖게 되는 수지의 상기 레지스트 패턴 두께화 재료에 있어서의 함유량으로서는, 상기 수지, 상기 가교제 등의 종류·함유량 등에 따라서 적절하게 결정할 수 있다.
상기 유기 용제는 상기 레지스트 패턴 두께화 재료에 함유시킴으로써, 이 레지스트 패턴 두께화 재료에 있어서의 상기 수지, 상기 가교제 등의 용해성을 향상시킬 수 있다.
상기 유기 용제로서는, 특별히 제한은 없고, 목적에 따라서 적절하게 선택할 수 있어, 예컨대 알콜계 유기 용제, 쇄형 에스테르계 유기 용제, 환형 에스테르계 유기 용제, 케톤계 유기 용제, 쇄형 에테르계 유기 용제, 환형 에테르계 유기 용제 등을 들 수 있다.
상기 알콜계 유기 용제로서는, 예컨대 메탄올, 에탄올, 프로필알콜, 이소프로필알콜, 부틸알콜 등을 들 수 있다.
상기 쇄형 에스테르계 유기 용제로서는, 예컨대 젖산에틸, 프로필렌 글리콜메틸에테르아세테이트(PGMEA) 등을 들 수 있다.
상기 환형 에스테르계 유기 용제로서는, 예컨대 γ-부티로락톤 등의 락톤계 유기 용제 등을 들 수 있다.
상기 케톤계 유기 용제로서는, 예컨대 아세톤, 시클로헥사논, 헵타논 등의 케톤계 유기 용제 등을 들 수 있다.
상기 쇄형 에테르계 유기 용제로서는, 예컨대 에틸렌 글리콜디메틸에테르 등을 들 수 있다.
상기 환형 에테르로서는, 예컨대 테트라히드로푸란, 디옥산 등을 들 수 있다.
이들 유기 용제는 1종 단독으로 사용해도 좋고, 2종 이상을 병용해도 좋다. 이들 중에서도 두께화를 정밀하게 행할 수 있는 점에서 80∼200℃ 정도의 비점을 갖는 것이 바람직하다.
상기 유기 용제의 상기 레지스트 패턴 두께화 재료에 있어서의 함유량으로서는, 상기 수지, 상기 가교제, 상기 계면활성제 등의 종류·함유량 등에 따라서 적절하게 결정할 수 있다.
상기 그 밖의 성분으로서는, 본 발명의 효과를 해하지 않는 한 특별히 제한은 없고 목적에 따라서 적절하게 선택할 수 있어, 공지의 각종 첨가제, 예컨대 열산 발생제, 아민계, 아미드계, 암모늄 염소 등으로 대표되는 켄처 등을 들 수 있다.
상기 기타 성분의 상기 레지스트 패턴 두께화 재료에 있어서의 함유량으로서는, 상기 수지, 상기 가교제 등의 종류·함유량 등에 따라서 적절하게 결정할 수 있다.
상기 레지스트 패턴 두께화 재료를 상기 게이트 전극용 개구에 도포하여 가교시키면 이 게이트 전극용 개구의 두께가 두껍게 되어, 이 게이트 전극용 개구상에 표층이 형성되고, 이 게이트 전극용 개구의 개구 치수(크기)가 축소된다. 상기 게이트 전극용 개구를 형성할 때에 이용한 전자선 묘화 장치에 있어서의 전자선의 해상 한계를 넘어 보다 미세한 게이트 전극용 개구가 형성된다.
또, 이 때, 상기 게이트 전극용 개구의 두께화량, 즉 상기 게이트 전극용 개구의 개구 치수(크기)의 축소량은 상기 레지스트 패턴 두께화 재료의 조성, 조성비, 배합량, 농도, 점도, 도포 두께, 베이크 온도, 베이크 시간 등을 적절하게 조절함으로써 원하는 범위로 제어할 수 있다.
상기 레지스트 패턴 두께화 재료의 조성, 조성비, 배합량, 농도, 점도 등으로서는, 특별히 제한은 없고, 목적에 따라서 적절하게 선택할 수 있는데, 상기 레지스트 패턴 두께화 재료에 있어서의 물 이외의 성분의 총 함유량이 5∼40 질량%인 것이 상기 게이트 전극용 개구의 두께화량, 즉 상기 게이트 전극용 개구의 개구 치수(직경)의 축소량 제어의 관점에서 바람직하다.
상기 도포후에 현상 처리를 할 수 있다. 이 현상 처리를 하게 되면 상기 최하층과의 사이에서 믹싱층을 형성하지 않은 여분의 상기 레지스트 패턴 두께화 재료를 제거할 수 있다.
상기 현상 처리는 물 현상이라도 좋고, 약알칼리 수용액에 의한 현상이라도 좋지만, 저비용으로 효율적으로 현상 처리를 할 수 있는 점에서 물 현상이 바람직하다.
또, 상기 게이트 전극용 개구 축소 공정에서 이상의 상기 도포로부터 상기 현상까지의 처리를 적어도 한 번 행함으로써 필요에 따라 복수회 행함으로써 상기 게이트 전극용 개구의 개구 치수를 원하는 정도로 제어할 수 있다.
또, 상기 레지스트 패턴 두께화 재료의 도포 방법으로서는, 특별히 제한은 없고, 목적에 따라 공지의 도포 방법 중에서 적절하게 선택할 수 있고, 예컨대 스핀코트법 등을 적합하게 들 수 있다. 이 스핀코트법의 경우, 그 조건으로서는 예컨대, 회전수가 100∼10000rpm 정도이며, 800∼5000rpm이 바람직하며, 시간이 1초∼10분 정도이며, 1초∼90초가 바람직하다.
상기 도포시의 도포 두께로서는, 통상 100∼10,000Å(10∼1,000nm)정도이며, 2,000∼5,000Å(200∼500nm)정도가 바람직하다.
또, 상기 도포시의 상기 계면활성제에 관해서는 상기 레지스트 패턴 두께화 재료에 함유시키지 않고 이 레지스트 패턴 두께화 재료를 도포하기 전에 별도에 도포해도 좋다.
상기 도포시 내지 그 후에 도포한 상기 레지스트 패턴 두께화 재료를 프리베이크(가온·건조)하는 것이 상기 최하층과 상기 레지스트 패턴 두께화 재료의 계면에 있어서 상기 레지스트 패턴 두께화 재료의 상기 최하층에의 믹싱(함침)을 효율적으로 생기게 할 수 있는 등의 점에서 바람직하다.
또, 상기 프리베이크(가온·건조)의 조건, 방법 등에 대하여는, 상기 최하층을 연화시키지 않는 한 특별히 제한은 없고 목적에 따라서 적절하게 선택할 수 있는데, 예컨대, 온도가 40∼120℃ 정도이며, 70∼100℃가 바람직하며, 시간이 10초∼5분 정도이며, 40초∼100초가 바람직하다.
또한, 상기 프리베이크(가온·건조) 후에 도포한 상기 레지스트 패턴 두께화 재료를 가교 베이크(가교 반응) 행하는 것이 상기 최하층과 레지스트 패턴 두께화 재료의 계면에 있어서 상기 믹싱(함침)한 부분의 가교 반응을 효율적으로 진행시킬 수 있는 등의 점에서 바람직하다.
또, 상기 가교 베이크(가교 반응)의 조건, 방법 등으로서는, 상기 최하층을 연화시키지 않는 한 특별히 제한은 없고 목적에 따라서 적절하게 선택할 수 있지만, 상기 프리베이크(가온·건조)보다도 통상 높은 온도 조건이 채용된다. 상기 가교 베이크(가교 반응)의 조건으로서는, 예컨대, 온도가 70∼150℃ 정도이며, 90∼130℃가 바람직하며, 시간이 10초∼5분 정도이며, 40초∼100초가 바람직하다.
더욱, 상기 가교베이크(가교 반응) 후에 도포한 상기 레지스트 패턴 두께화 재료에 대하여 현상 처리를 하는 것이 바람직하다. 이 경우, 도포한 레지스트 패턴 두께화 재료 중 상기 최하층과 가교하지 않는 부분 내지 가교가 약한 부분(수용성이 높은 부분)을 용해 제거하여 두께화 레지스트 패턴을 현상할(얻을) 수 있는 점에서 바람직하다.
- 게이트 전극 형성 공정 -
상기 게이트 전극 형성 공정은 상기 게이트 전극용 개구에 게이트 전극을 형성하는 공정이다.
상기 게이트 전극의 형성 방법으로서는, 특별히 제한은 없고, 목적에 따라서 적절하게 선택할 수 있지만, 예컨대 증착법 등을 적합하게 들 수 있다.
상기 증착법에 의해 증착시키는 금속 재료로서는, 전극 재료로서 공지의 것 중에서 적절하게 선택할 수 있는데, 예컨대 A1, Ti, Pt, Au 등을 적합하게 들 수 있다. 이들은 1종 단독으로 사용해도 좋고, 2종 이상을 병용해도 좋다. 또한, 이들 금속은 적층되어 상기 T형 전극을 형성해도 되고, 이 경우, 예컨대 Ti, Pt, Au의 적층막에 의해 상기 T형 전극을 형성하는 형태등을 적합하게 들 수 있다.
또한, 상기 게이트 전극 형성후에 있어서는, 상기 적층 레지스트를 제거하는 것이 필요하지만, 이 적층 레지스트의 제거 방법으로서는, 예컨대 리프트 오프법, 에칭법 등을 들 수 있고, 이들 중에서도 리프트 오프법을 적합하게 들 수 있다. 이들 방법의 조건 등에 대해서는, 특별히 제한은 없고, 공지의 조건 등 중에서 적절하게 선택할 수 있다.
상기 게이트 전극 형성 공정에서는 상기 적층 레지스트를 관통하여 형성된 개구부에 T형 전극이 형성된다. 구체적으로는, 상기 게이트 전극용 개구 부분에서 상기 게이트 전극의 근원 부분이 형성되고, 사이드 에칭되어 형성된 상기 개구에서 상기 게이트 전극에 있어서의 오버게이트부가 형성된다. 그리고, 상기 적층 레지스트가 제거되어 게이트 전극을 얻을 수 있다.
- 기타 공정 -
상기 기타 공정으로서는, 특별히 제한은 없고, 목적에 따라서 적절하게 선택할 수 있는데, 예컨대 상기 최하층에 있어서의 상기 게이트 전극용 개구 근방에 전자선을 입사시키는 전자선 입사 공정, 상기 게이트 전극용 개구를 마스크로서 이용하여 게이트 전극 형성면을 홈파는 게이트 전극 형성면 홈파기 공정 등을 적합하게 들 수 있다.
또, 상기 게이트 전극 형성면 홈파기 공정에 의해 홈파진 상기 게이트 전극 형성면 부분을「리세스 영역」이라고 하고, 이「리세스 영역」에 있어서의 단부 벽면을「리세스단」이라고 칭하는 경우가 있다.
- 전자선 입사 공정 -
상기 전자선 입사 공정은 상기 게이트 전극용 개구 축소 공정 전에 행해지고 상기 최하층에 있어서의 상기 게이트 전극용 개구 근방에 전자선을 입사시키는 공정이다.
상기 전자선 입사 공정은 상기 개구 형성 공정 전후 상기 게이트 전극용 개구 형성 공정 전후의 어느 때에 행해도 좋다.
상기 전자선 입사 공정에서의 상기 최하층에의 전자선의 입사량으로서는, 현상 Eth(레지스트가 현상액에 대하여 용해성을 나타내지 않는 최대의 도우즈량, 이하 동일함) 이하의 도우즈량인 것이 바람직하다. 상기 입사량이 상기 현상 Eth 이하이면 상기 최하층을 패터닝시키는 일없이 이 최하층을 효율적으로 두께화할 수 있는 점에서 바람직하다.
본 발명에서는 상기 전자선 입사 공정에서 전자선을 상기 최하층에 조사하면, 이 전자선이 입사된 상기 최하층 부분이 상기 레지스트 패턴 두께화 재료에 의해 두께가 두꺼워지기 쉬워진다. 도 1은 두께화 온도 95℃에서의 전자선의 입사량과 레지스트 패턴의 두께화량의 관계를 나타내고 있는데, 도 1에 도시한 바와 같이 상기 전자선의 상기 최하층에의 입사량과 상기 레지스트패턴 두께화 재료에 의한 두께화량과는 대략 비례 관계에 있다. 따라서, 상기 전자선 입사 공정에서의 전자선의 입사량을 적절하게 변화시킴으로써, 게이트 전극용 개구 축소 공정에서의 상기 게이트 전극용 개구의 개구 치수의 축소량을 임의로 조정할 수 있고, 상기 최하층에 상기 전자선 묘화에 의해 형성한 복수의 게이트 전극용 개구 중 그 개구 치수가 다른 것을 형성시킬 수 있고, 미세화도가 다른 게이트 전극을 동일한 게이트 전극 형성면상에 임의로 구별하여 만들 수 있는 점에서 유리하다.
상기 전자선 입사 공정에서의 상기 최하층에의 전자선의 입사는 상기 게이트 전극용 개구 근방에 전자선을 균일 내지 대칭으로 입사시킴으로써 행해도 좋고 불균일 내지 비대칭으로 입사시킴으로써 행해도 좋다.
상기 게이트 전극용 개구 근방에 전자선을 균일 내지 대칭으로 입사시키는 경우는, 상기 게이트 전극용 개구 근방을 거의 균일 내지 대칭으로 두께를 두껍게 할 수 있어 상기 게이트 전극 형성 공정이 행해질 때, 상기 개구와 상기 게이트 전극용 개구가 동심에 위치하게 되고 상기 게이트 전극용 개구를 이용하여 리세스 영역을 형성한 경우, 또한 얻어지는 게이트 전극과 함께 소스 전극 및 드레인 전극을 설치하여 트랜지스터를 설계한 경우에는, 게이트 전극에 있어서의 소스 전극측단 및 상기 게이트 전극이 형성된 리세스 영역에서의 소스 전극측 리세스단 사이의 거리와 이 게이트 전극이 형성된 리세스 영역에서의 드레인 전극측 리세스단 및 게이트 전극에 있어서의 드레인 전극측단 사이의 거리가 동일하게 되도록 할 수 있다.
상기 게이트 전극용 개구 근방에 전자선을 불균일 내지 비대칭으로 입사시키는 경우에는, 상기 게이트 전극용 개구 근방을 불균일 내지 비대칭으로 두께를 두껍게 할 수 있어 상기 게이트 전극 형성 공정이 행해질 때, 상기 개구 형성 공정에서 형성한 개구와 게이트 전극용 개구가 동심에 위치하지 않고, 상기 게이트 전극용 개구를 이용하여 리세스 영역을 형성한 경우, 또한 얻어지는 게이트 전극과 함께 소스 전극 및 드레인 전극을 설치하여 트랜지스터를 설계한 경우에는, 게이트 전극에 있어서의 소스 전극측단 및 상기 게이트 전극이 형성된 리세스 영역에서의 소스 전극측 리세스단 사이의 거리와, 이 게이트 전극이 형성된 리세스 영역에서의 드레인 전극측 리세스단 및 게이트 전극에 있어서의 드레인 전극측단 사이의 거리가 다르게(소위 오프셋 게이트 혹은 오프셋 리세스를 제조한다) 할 수 있다.
여기서, 상기 오프셋 게이트의 제조에 관해서 상술하면, 예컨대 드레인 전극측에서의 게이트 전극단 및 리세스 영역에서의 리세스단 사이의 거리를 길게 하고자 하는 경우, 즉 소스 전극측에서의 게이트 전극단 및 상기 게이트 전극이 형성된 리세스 영역에서의 리세스단 사이의 거리가 상기 게이트 전극이 형성된 리세스 영역(저저항층 제거 영역)에 있어서의 드레인 전극측 리세스단 및 상기 드레인 전극측단 사이의 거리보다도 짧게 하고자 하는 경우에는, 상기 게이트 전극용 개구 형성 공정에 의해 상기 게이트 전극용 개구를 형성한 후, 상기 게이트 전극용 개구 축소 공정 전에 상기 게이트 전극용 개구에 있어서의 드레인 전극측 주변에 대하여 소스 전극측 주변보다도 많이 전자선 입사(도우즈)를 행하는 전자선 입사 공정을 행한다.
다음에, 저저항층 제거 영역(리세스 영역) 길이를 결정하는 상기 게이트 전극용 개구를 마스크로서, 상기 게이트 전극 형성면 근방에 존재하는 저저항층을 홈파기하여 제거하고, 저저항층 제거 영역(리세스 영역)을 형성하는 게이트 전극 형성면 홈파기 공정을 행한다.
그리고, 계속해서 상기 레지스트 패턴 두께화 재료를 이용하여 상기 게이트 전극용 개구 축소 공정을 행하면, 상기 게이트 전극 개구에 있어서의 드레인 전극측쪽이 소스 전극측보다도 더욱 두께가 두꺼워지고, 상기 드레인 전극측에서의 개구 치수의 축소량쪽이 소스 전극측에서의 개구 치수의 축소량보다도 커져 상기 리세스 영역 내에 개구 치수가 비대칭으로 축소되고, 상기 리세스 영역 내에서 상기 게이트 전극 개구가 상기 소스 전극측으로 어긋난 위치에 형성된다(변위한다).
다음에, 상기 게이트 전극 형성 공정에서 상기 게이트 전극을 형성하면 상기 오프셋 게이트가 제조된다.
- 게이트 전극 형성면 홈파기 공정 -
상기 게이트 전극 형성면 홈파기 공정은 상기 게이트 전극용 개구를 마스크로서 이용하여 게이트 전극 형성면을 홈파는 공정이다.
상기 게이트 전극 형성면 홈파기 공정은, 예컨대 에칭 처리에 의해 적합하게 행할 수 있으며 이 에칭 처리로서는 특별히 제한은 없고, 예컨대 드라이 에칭 등이 바람직하다.
상기 에칭 처리의 조건 등으로서는, 특별히 제한은 없고, 목적에 따라서 적절하게 선택할 수 있다.
상기 게이트 전극 형성면 홈파기 공정은 상기 게이트 전극용 개구 형성 공정 후, 상기 게이트 전극용 개구 축소 공정 전에 행해지는 것이 바람직하며, 상기 전자선 입사 공정이 행해질 경우에는, 상기 게이트 전극용 개구 형성 공정 후, 상기 게이트 전극용 개구 축소 공정 및 상기 전자선 입사 공정 전에 행해지는 것이 특히 바람직하다.
상기 게이트 전극 형성면 홈파기 공정을 상기 게이트 전극용 개구 형성 공정 후 상기 게이트 전극용 개구 축소 공정 전에 행하는 경우, 종래에는 리세스 영역 형성 개구를 형성하여 리세스 영역을 형성한 후에 게이트 전극용 개구를 형성하는 방식으로는 실현할 수 없었던 극미세하고 고정밀도의 오프셋 게이트(오프셋 리세스)의 형성을 리세스 영역 형성용 개구와 게이트 전극용 개구의 2개 개구를 이용하지 않고서 하나의 개구를 이용하여 행할 수 있다.
상기 게이트 전극 형성면 홈파기 공정을 상기 게이트 전극용 개구 형성 공정 후 상기 게이트 전극용 개구 축소 공정 전에 행하는 경우, 우선, 상기 게이트 전극용 개구를 형성하고, 그것을 마스크로서 상기 리세스 영역을 홈파기 형성한 후에 이 게이트 전극용 개구를 축소하여 이 축소된 게이트 전극용 개구를 마스크로서 게이트 전극을 형성한다. 따라서, 상기 리세스 영역과 상기 게이트 전극(파인 게이트 전극)의 위치 어긋남은 생기지 않는다. 게이트 전극이 형성되는 리세스 영역(저저항층 제거 영역)을 형성하기 위한 패터닝과, 상기 게이트 전극용 개구를 형성하기 위한 패터닝을 한 번에 행하기 때문에 패터닝시의 개구 위치 정렬이 불필요하다. 이 개구 위치 정렬이 필요한 경우에는, 그 위치 정렬 정밀도에 의해서 게이트 전극의 주변 구조의 형성 정밀도가 결정되고 제한되어 버리고, 상기 위치 정렬 정밀도가 충분하지 않고 위치 어긋남이 있는 경우에는, 상기 리세스 영역과 형성하는 게이트 전극의 사이에서 위치 어긋남이 발생하여 버린다는 문제가 있다. 초고주파 디바이스에서는, 상기 게이트 전극(파인 게이트 전극)단으로부터 상기 리세스 영역에서의 리세스단까지의 거리는 0.1㎛ 이하 정도이며, 상기 위치 어긋남에 기초하여 이 거리에 변동이 있으면 디바이스로서의 균일성이 저하하여 회로 동작의 주파수 저하 원인이 되어 디바이스 특성에 변동이 생긴다는 문제가 있다. 그러나, 상기 게이트 전극 형성면 홈파기 공정을 상기 게이트 전극용 개구 형성 공정 후 상기 게이트 전극용 개구 축소 공정 전에 행하는 경우에는, 위치 정렬이 불필요하며 전자선 묘화 장치의 레이어 겹치기의 필요가 없어, 상술한 바와 같은 문제가 없다.
또, 하나의 개구를 이용하여 리세스 영역의 형성과 게이트 전극용 개구의 형성을 행하기 위해서는, 상기 리세스 영역 형성용 개구의 개구 치수를 0.2㎛ 정도로 한 뒤, 이 개구의 개구 치수를 0.1㎛ 정도로까지 축소시킬 필요가 있지만, 본 발명에서는 상기 게이트 전극용 개구 축소 공정에서 상기레지스트 패턴 두께화 재료를 이용하여 0.2㎛ 정도의 개구 치수를 갖는 게이트 전극용 개구의 두께를 두껍게 함으로써 상기 데이트 전극용 개구의 개구 치수를 0.1㎛ 정도로까지 용이하게 축소시킬 수 있다.
또한, 상기 게이트 전극용 개구의 개구 치수의 축소량은 제조하는 트랜지스터 등의 반도체 장치의 기능·역할에 의해 다른 경우가 있는데, 본 발명에서는 상기 전자선 입사 공정에서 상기 게이트 전극용 개구마다 상기 전자선의 입사량을 적절하게 변화시킴으로써 원하는 정도로 용이하게 제어할 수 있다.
또한, 임의의 위치에서만 오프셋 게이트를 형성할 수 있다면 디바이스 설계상 유리하지만, 본 발명에서는 상기 전자선 입사 공정에서 상기 게이트 전극용 개구마다 독립적으로 불균일 내지 비대칭으로 상기 전자선을 입사시킴으로써 오프셋량을 임의로 원하는 정도로 변화시킬 수 있다. 이 때문에 제조하는 디바이스 회로 내에서 오프셋량이 다른 오프셋 게이트를 다수 구별하여 만들 수도 있다.
본 발명의 게이트 전극의 제조 방법에 의해 제조되는 본 발명의 게이트 전극은 오프셋 게이트라도 되고, 그렇지 않더라도 되며, 각종 반도체 장치 등에 적합하게 사용할 수 있어, 예컨대 전계 효과 트랜지스터에 적합하게 사용할 수 있어, 본 발명의 반도체 장치에 특히 적합하게 사용할 수 있다.
(반도체 장치 및 그 제조 방법)
본 발명의 반도체 장치의 제조 방법은 상술한 본 발명의 게이트 전극의 제조 방법을 적어도 포함하며, 적절하게 선택한 기타 공정을 포함한다.
상기 기타 공정으로서는, 특별히 제한은 없고, 제조하는 반도체 장치에 따라서 공지의 공정 중에서 적절하게 선택할 수 있다.
또한, 본 발명의 반도체 장치는 본 발명의 반도체 장치의 제조 방법에 의해 제조된다. 본 발명의 반도체 장치는 전계 효과 트랜지스터로서, 혹은 그 집적 회로 등으로서 적합하게 사용할 수 있다.
이하, 본 발명의 실시예를 구체적으로 설명하는데, 본 발명은 이들 실시예에 조금도 한정되지 않는다.
(실시예 1)
반절연성 GaAs 기판상에 버퍼층, InGaAs 전자 주행층, A1GaAs 전자 공급층 및 GaAs 저저항층을 순차로 MOCVD법에 의해 적층 형성하고, 또한 산소 주입에 의해 활성 영역을 형성한 뒤 AuGe(20 nm)/Au(200 nm)전극을 이용하여 오믹 전극을 형성했다.
다음에, 게이트 전극 형성 영역에서의 상기 활성 영역에 있어서, 파인 게이트(게이트 전극)를 형성하는 부위의 양끝으로서, 폭이 0.2㎛ 정도의 영역에서의 저저항층 부분을 홈파기하여 제거함으로써, 리세스 영역을 형성했다.
다음에, 도 2에 도시한 바와 같이 게이트 전극을 형성하는 기판(1)상에 PMMA계 레지스트(ZEP2000, 니혼제온사 제조)를 두께가 300nm가 되도록 스핀코트법에 의해 도포하고 180℃에서 5분간 열 처리함으로써 최하층(2)을 형성했다. 그 위에, PMGI(MCC사 제조)를 두께가 500 nm가 되도록 스핀코트법에 의해 도포하고, 180℃에서 3분간 열 처리함으로써 중간층(3)을 형성했다. 그 위에, 폴리스티렌 중합체 함유 레지스트(ZEP520-A7, 니혼제온사 제조)를 두께가 300nm가 되도록 스핀코트법에 의해 도포하고, 180℃에서 3분간 열 처리함으로써 최상층(4)을 형성했다. 이상에 의해, 3층 구조의 적층 레지스트(5)를 형성했다. 이상이 상기 적층 레지스트 형성 공정이다.
다음에, 도 2에 도시한 바와 같이, 적층 레지스트(5)에 있어서의 최상층(4)에 대하여 전자선 묘화를 하고, 최상층(4)에 전류 방향으로 0.7㎛ 폭의 개구를 형성했다. 이어서, 이 개구로부터 노출되는 중간층(3)에 대하여 알칼리 현상액을 이용하여 사이드 에칭 처리를 했다. 이상이 상기 개구 형성 공정이다.
다음에, 상기 개구 형성 공정에 의해 형성한 개구로부터 노출되는 최하층(2)에 대하여 전자선 묘화를 하고, 전류 방향으로 0.12㎛ 폭의 게이트 전극용 개구를 형성했다. 이상이 상기 게이트 전극용 개구 형성 공정이다.
다음에, 형성한 상기 게이트 전극용 개구 주변 근방에 대칭으로 최하층(2)이 현상되는 도우즈량인 현상 Eth 이하의 도우즈(60μC)를 입사하여 전자선 입사 영역(7)을 형성했다. 이상이 상기 전자선 입사 공정이다.
또, 실시예 1에서의 도우즈량은 60μC이지만, 최하층(2)이 노출되지 않고, 중간층(3) 및 최상층(4)과 같이 적층 레지스트(5)를 형성하는 상태로 있어 적층 레지스트(5)상에서 상기 전자선을 입사시킬 수도 있어, 예컨대, 도 3에 도시한 바와 같이 적층 레지스트(5)의 위에서 적층 레지스트(5)에 대하여, 전자선(50)의 입사량을 변화시켜 전자선 입사 영역(7a, 7b 및 7c)을 형성해도 되고, 이 경우의 도우즈량으로서는 90μC 정도가 바람직하다. 이 경우에는, 한 번에 전자선 묘화 처리를 할 뿐으로 패터닝을 완료시킬 수 있다.
다음에, 상기 게이트 전극용 개구 축소 공정을 행했다. 우선, 레지스트 패턴 두께화 재료를 조제했다. 즉, 상기 수지로서의 폴리비닐아세탈 수지(세키스이카가쿠사 제조, KW-3) 16 질량부와, 상기 가교제로서의 테트라메트키시메틸글리콜우릴(세키스이카가쿠사 제조) 1 질량부와, 상기 계면활성제로서의 폴리옥시에틸렌모노알킬에테르계 계면활성제(아사히덴카사 제조, TN-80, 비이온성 계면활성제) 0.0625 질량부를 함유한다. 또한, 상기 수지, 상기 가교제 및 상기 계면활성제를 제외한 주용제 성분으로서, 순수한 물(탈이온 물)과 이소프로필알콜의 혼합액(질량비가 순수한 물(탈이온 물) : 이소프로필알콜 = 82.6 : 0.4)을 사용했다. 다음에, 도 2에 도시한 바와 같이, 이 레지스트패턴 두께화 재료를 스핀코트법에 의해 3,000rpm, 60초간 도포한 뒤 프리베이크를 85℃, 70초간 행하고 상기 게이트 전극용 개구와 상기 레지스트 패턴 두께화 재료를 믹싱시켜 도 2에 도시한 바와 같이 믹싱층(6)을 형성시켰다. 그 후, 95℃, 70초간의 가교베이크를 행하여 믹싱층(6)을 가교시켜 가교 믹싱층(20)을 형성했다. 그리고, 물을 이용하여 60초간 현상 처리함으로써 가교한 부분 이외의 레지스트 패턴 두께화 재료를 용해 제거시켰다.
그 결과, 상기 레지스트 패턴 두께화 재료를 상기 게이트 전극용 개구에 도포하는 것만으로 용이하게 또한 효율적으로 상기 게이트 전극용 개구 중 특정한 것, 즉 상기 전자선 입사 공정에서 도우즈가 입사된 개구에서는 개구 치수가 0.08㎛까지 미세하게 축소되고, 그 밖의 것의 개구 치수도 0.1㎛까지 미세하게 축소되었다. 또, 상기 게이트 전극용 개구 축소 공정 동안 중간층(3) 및 최상층(4)에 있어서의 개구의 개구 치수는 변화하지 않았다.
다음에, 상기 게이트 전극 형성 공정을 행했다. 즉, 고진공 증착 장치를 이용하여, Ti의 두께가 10nm, Pt의 두께가 10nm, Au의 두께가 300nm 인 전극을 증착 형성했다. 그 후, 리프트 오프법(N-메틸-2-피로리지논, 75℃, 60분)에 의해 상기 적층 레지스트를 제거함으로써, 미세 T 형 게이트 전극을 형성했다.
(실시예 2)
실시예 1에 있어서, 상기 게이트 전극 형성면 홈파기 공정을 상기 게이트 전극용 개구 형성 공정 후 상기 전자선 입사 공정 및 상기 게이트 전극용 개구 축소 공정 전에 행한 것 이외는 실시예 1과 마찬가지로 했다.
즉, 구체적으로는, 도 4a에 도시한 바와 같이 반도체 기판의 표면에 소스 전극 S 및 드레인 전극 D가 일정 간격으로 형성되어 SiN 막이 형성되었다. 그리고, 상기 적층 레지스트 형성 공정에 의해 상기 SiN 막 상에 최하층(2), 중간층(3) 및 최상층(4)으로 이루어지는 적층 레지스트(5)가 형성되었다. 다음에, 상기 개구 형성 공정에 의해 적층 레지스트(5)에서의 최상층(4) 및 중간층(3)에 개구가 형성되었다. 그리고, 상기 게이트 전극용 개구 형성 공정에 의해 개구 치수가 0.2㎛인 게이트 전극용 개구(10)가 형성되었다.
다음에, 도 4b에 도시한 바와 같이 상기 게이트 전극 형성면 홈파기 공정에 의해 게이트 전극용 개구(10)를 마스크로서 이용하여 상기 반도체 기판 표면에서의 저저항층 부분을 홈파기 제거함으로써, 리세스 영역(저저항층 제거 영역)(10a)을 형성했다.
다음에, 실시예 1과 마찬가지로 하여, 상기 전자선 입사 공정 및 상기 게이트 전극 축소 공정을 행하고, 도 4c에 도시한 바와 같이 개구 치수가 0.2㎛인 게이트 전극용 개구(10)의 개구 치수를 0.1㎛까지 축소시켰다. 다음에, 실시예 1과 마찬가지로 하여 상기 게이트 전극 형성 공정을 행하여, 도 4d에 도시한 바와 같이 게이트 전극(30)을 형성했다. 그리고, 리프트 오프법에 의해 적층 레지스트(5)를 용해 제거하고 게이트 전극 형성면상에 미세한 게이트 전극(머쉬룸 게이트 전극)(30)을 형성했다.
또, 실시예 2에 있어서는, 상기 프리베이크를 95℃, 70초간 행하고 상기 가교베이크를 105℃, 70초간 행했다. 또한, 실시예 2에서의 전자선 입사 공정에서의 도우즈량은 실시예 1과 마찬가지로 60μC이지만, 최하층(2)이 노출되어 있지 않고, 중간층(3) 및 최상층(4)과 같이 적층 레지스트(5)를 형성하고 있는 상태로 있어 적층 레지스트(5)상에서 상기 전자선을 입사시킬 수도 있어, 예컨대 적층 레지스트(5) 위에서 적층 레지스트(5)에 대하여 전자선(50)의 입사량을 변화시켜 전자선 입사 영역(7a, 7b 및 7c)을 형성해도 되고, 이 경우의 전자선 입사 공정에서의 도우즈량으로서는 90μC 정도가 바람직하다. 이 경우에는, 한 번에 전자선 묘화 처리를 하는 것만으로 패터닝을 완료시킬 수 있다.
이상에 의해, 미세한 게이트 전극을 갖춘 전계 효과형 트랜지스터를 얻을 수 있었다. 상기 전계 효과형 트랜지스터에 있어서는, 게이트 전극(30)에 대하여 소스 전극 S측의 리세스 길이 및 드레인 전극 D측의 리세스 길이가 상호 동일했다.
(실시예 3)
실시예 2에 있어서, 상기 전자 입사 공정에서 게이트 전극 개구에 있어서의 드레인 전극 D측을 선택적으로 그 개구 치수를 축소시키기 위해서, 상기 드레인 전극 D측에만 현상 Eth 이하의 도우즈(60μC)를 입사시켰다(도 5a∼도 5c 참조).
그 결과, 도 5d에 도시한 바와 같이 게이트 전극(30)에 대하여, 소스 전극 S측의 리세스 길이보다도 드레인 전극 D측의 리세스 길이 쪽이 0.04㎛ 긴 오프셋 게이트를 구비한 전계 효과 트랜지스터를 얻을 수 있었다.
여기서, 본 발명의 바람직한 형태를 부기하면, 이하와 같다.
(부기 1)
게이트 전극 형성면상에 적어도 최하층에 전자선 레지스트층을 포함하는 적층 레지스트를 형성하는 적층 레지스트 형성 공정과, 상기 최하층 이외의 층에 개구를 형성하는 개구 형성 공정과, 상기 개구로부터 노출되는 상기 최하층에 게이트 전극용 개구를 형성하는 게이트 전극용 개구 형성 공정과, 이 게이트 전극용 개구를 선택적으로 축소시키는 게이트 전극용 개구 축소 공정과, 이 게이트 전극용 개구에 게이트 전극을 형성하는 게이트 전극 형성 공정을 포함하는 것을 특징으로 하는 게이트 전극 제조 방법.
(부기 2)
게이트 전극용 개구 축소 공정은 최하층의 표면에 레지스트 패턴 두께화 재료를 도포하여 상기 최하층에 형성된 게이트 전극용 개구의 개구 치수를 축소시키는 처리를 적어도 한 번 행하는 공정인 것인 부기 1에 기재된 게이트 전극 제조 방법.
(부기 3)
게이트 전극용 개구 축소 공정 전에 게이트 전극용 개구 근방에 전자선을 입사시키는 전자선 입사 공정을 포함하는 부기 1 또는 2에 기재된 게이트 전극 제조 방법.
(부기 4)
전자선의 입사량은 현상 Eth 이하의 도우즈량인 것인 부기 3에 기재된 게이트 전극 제조 방법.
(부기 5)
전자선 입사 공정에서 게이트 전극용 개구 근방에 대칭으로 전자선을 입사시키는 부기 3 또는 4에 기재된 게이트 전극 제조 방법.
(부기 6)
전자선 입사 공정에서 게이트 전극용 개구 근방에 비대칭으로 전자선을 입사시키는 부기 3 또는 4에 기재된 게이트 전극 제조 방법.
(부기 7)
전자선 입사 공정에서의 전자선의 입사량을 변화시킴으로써, 게이트 전극용 개구 축소 공정에서의 게이트 전극용 개구의 개구 치수 축소량을 조정하는 부기 3 내지 6 중 어느 하나에 기재된 게이트 전극 제조 방법.
(부기 8)
게이트 전극용 개구 형성 공정 후, 게이트 전극용 개구 축소 공정 전에 게이트 전극용 개구를 마스크로서 이용하여 게이트 전극 형성면을 홈파는 게이트 전극 형성면 홈파기 공정을 포함하는 부기 1 내지 5 중 어느 하나에 기재된 게이트 전극 제조 방법.
(부기 9)
게이트 전극 형성면 홈파기 공정은 드라이 에칭 및 웨트 에칭 중 어느 하나에 의해 행해지는 것인 부기 8에 기재된 게이트 전극 제조 방법.
(부기 10)
최하층은 레지스트 패턴 두께화 재료에 의해 두께화가 가능한 재료로 형성된 것인 부기 1 내지 9 중 어느 하나에 기재된 게이트 전극 제조 방법.
(부기 11)
최하층은 전자선 레지스트로 형성된 것인 부기 1 내지 10 중 어느 하나에 기재된 게이트 전극 제조 방법.
(부기 12)
최하층은 폴리메틸메타크릴레이트(PMMA)계 레지스트로 형성된 것인 부기 1 내지 11 중 어느 하나에 기재된 게이트 전극 제조 방법.
(부기 13)
최하층의 바로 위쪽 중간층은 사이드 에칭 가능한 것인 부기 1 내지 12 중 어느 하나에 기재된 게이트 전극 제조 방법.
(부기 14)
최하층의 바로 위쪽 중간층은 포토레지스트로 형성된 것인 부기 1 내지 13 중 어느 하나에 기재된 게이트 전극 제조 방법.
(부기 15)
최하층의 바로 위쪽 중간층은 폴리메틸글루탈이미드(PMGI)계 레지스트로 형성된 것인 부기 1 내지 14 중 어느 하나에 기재된 게이트 전극 제조 방법.
(부기 16)
최상층은 전자선 레지스트로 형성된 것인 부기 1 내지 15 중 어느 하나에 기재된 게이트 전극 제조 방법.
(부기 17)
최상층은 폴리스티렌 중합체 함유 레지스트로 형성된 것인 부기 1 내지 16 중 어느 하나에 기재된 게이트 전극 제조 방법.
(부기 18)
적층 레지스트는 3층으로 이루어지고, 최하층은 폴리메틸메타크릴레이트(PMMA)계 레지스트로 형성되며, 상기 최하층의 바로 위쪽 중간층은 폴리메틸글루탈이미드(PMGI)계 레지스트로 형성되고, 상기 중간층의 바로 위쪽 최상층은 폴리스티렌 중합체 함유 레지스트로 형성된 것인 부기 1 내지 17 중 어느 하나에 기재된 게이트 전극 제조 방법.
(부기 19)
게이트 전극 형성 공정이 행해질 때, 개구와 게이트 전극용 개구는 동심에 위치하지 않는 것인 부기 1 내지 18 중 어느 하나에 기재된 게이트 전극 제조 방법.
(부기 20)
게이트 전극 형성 공정은 증착법에 의해 게이트 전극을 형성한 후 적층 레지스트의 제거가 행해지는 것인 부기 1 내지 19 중 어느 하나에 기재된 게이트 전극 제조 방법.
(부기 21)
적층 레지스트의 제거는 리프트 오프법에 의해 행해지는 것인 부기 20에 기재된 게이트 전극 제조 방법.
(부기 22)
레지스트 패턴 두께화 재료는 수지와 가교제와 계면활성제를 함유하는 것인 부기 l 내지 22 중 어느 하나에 기재된 게이트 전극 제조 방법.
(부기 23)
레지스트 패턴 두께화 재료는 수용성 내지 알칼리 가용성인 것인 부기 22에 기재된 게이트 전극 제조 방법.
(부기 24)
계면활성제는 비이온성 계면활성제인 것인 부기 22 또는 23에 기재된 게이트 전극 제조 방법.
(부기 25)
수지는 폴리비닐알콜, 폴리비닐아세탈 및 폴리비닐아세테이트로부터 선택되는 적어도 1종인 것인 부기 22 내지 25 중 어느 하나에 기재된 게이트 전극 제조 방법.
(부기 26)
가교제는 멜라민유도체, 유리어유도체 및 우릴유도체로부터 선택되는 적어도 1종인 것인 부기 22 내지 26 중 어느 하나에 기재된 게이트 전극 제조 방법.
(부기 27)
레지스트 패턴 두께화 재료는 수용성 방향족 화합물 및 방향족 화합물을 일부 갖게 되는 수지로부터 선택되는 적어도 1종을 함유하는 것인 부기 22 내지 26 중 어느 하나에 기재된 게이트 전극 제조 방법.
(부기 28)
수용성 방향족 화합물이 폴리페놀화합물, 방향족 카르복실산화합물, 나프탈렌 다가 알콜화합물, 벤조페논화합물, 후라보노이드화합물, 이들 유도체 및 이들 배당체로부터 선택되어, 방향족화합물을 일부 갖게 되는 수지는 폴리비닐아릴아세탈수지, 폴리비닐아릴에테르수지 및 폴리비닐아릴에스테르수지로부터 선택되는 것인 부기 27에 기재된 게이트 전극 제조 방법.
(부기 29)
레지스트 패턴 두께화 재료는 유기 용제를 포함하는 것인 부기 22 내지 28 중 어느 하나에 기재된 게이트 전극 제조 방법.
(부기 30)
유기 용제는 알콜계 용제, 쇄형 에스테르계 용제, 환형 에스테르계 용제, 케톤계 용제, 쇄형 에테르계 용제 및 환형 에테르계 용제로부터 선택되는 적어도 1종인 것인 부기 29에 기재된 게이트 전극 제조 방법.
(부기 31)
부기 1 내지 30 중 어느 하나에 기재된 게이트 전극의 제조 방법에 의해, 즉, 게이트 전극 형성면상에 적어도 최하층에 전자선 레지스트층을 포함하는 적층 레지스트를 형성하는 적층 레지스트 형성 공정과 상기 최하층 이외의 층에 개구를 형성하는 개구 형성 공정과, 상기 개구로부터 노출되는 상기 최하층에 게이트 전극용 개구를 형성하는 게이트 전극용 개구 형성 공정과, 상기 게이트 전극용 개구를 선택적으로 축소시키는 게이트 전극용 개구 축소 공정과, 상기 게이트 전극용 개구에 게이트 전극을 형성하는 게이트 전극 형성 공정을 포함하는 게이트 전극의 제조 방법에 의해 제조되는 것을 특징으로 하는 게이트 전극.
(부기 32)
게이트 전극에 있어서의 소스 전극측단 및 상기 게이트 전극이 형성된 리세스 영역에서의 소스 전극측 리세스단 사이의 거리와, 상기 게이트 전극이 형성된 리세스 영역에서의 드레인 전극측 리세스단 및 게이트 전극에 있어서의 드레인 전극측단 사이의 거리가 동일한 부기 31에 기재된 게이트 전극.
(부기 33)
게이트 전극에 있어서의 소스 전극측단 및 상기 게이트 전극이 형성된 리세스 영역에서의 소스 전극측 리세스단 사이의 거리와, 상기 게이트 전극이 형성된 리세스 영역에서의 드레인 전극측 리세스단 및 게이트 전극에 있어서의 드레인 전극측단 사이의 거리가 다른 부기 31에 기재된 게이트 전극.
(부기 34)
전계 효과 트랜지스터에 이용되는 부기 31 내지 33 중 어느 하나에 기재된 게이트 전극.
(부기 35)
부기 1 내지 30 중 어느 하나에 기재된 게이트 전극의 제조 방법, 즉 게이트 전극 형성면상에 적어도 최하층에 전자선 레지스트층을 포함하는 적층 레지스트를 형성하는 적층 레지스트 형성 공정과, 상기 최하층 이외의 층에 개구를 형성하는 개구 형성 공정과, 상기 개구로부터 노출되는 상기 최하층에 게이트 전극용 개구를 형성하는 게이트 전극용 개구 형성 공정과, 이 게이트 전극용 개구를 선택적으로 축소시키는 게이트 전극용 개구 축소 공정과, 이 게이트 전극용 개구에 게이트 전극을 형성하는 게이트 전극 형성 공정을 포함하는 게이트 전극의 제조 방법을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법 .
(부기 36)
부기 35에 기재된 반도체 장치의 제조 방법에 의해, 즉 게이트 전극 형성면상에 적어도 최하층에 전자선 레지스트층을 포함하는 적층 레지스트를 형성하는 적층 레지스트 형성 공정과, 상기 최하층 이외의 층에 개구를 형성하는 개구 형성 공정과, 상기 개구로부터 노출되는 상기 최하층에 게이트 전극용 개구를 형성하는 게이트 전극용 개구 형성 공정과, 이 게이트 전극용 개구를 선택적으로 축소시키는 게이트 전극용 개구 축소 공정과, 이 게이트 전극용 개구에 게이트 전극을 형성하는 게이트 전극 형성 공정을 포함하는 게이트 전극의 제조 방법을 포함하는 반도체 장치의 제조 방법에 의해 제조되는 것을 특징으로 하는 반도체 장치.
(부기 37)
소스 전극 및 드레인 전극을 구비하고, 게이트 전극에 있어서의 소스 전극측단 및 상기 게이트 전극이 형성된 리세스 영역에서의 소스 전극측 리세스단 사이의 거리와, 이 게이트 전극이 형성된 리세스 영역에서의 드레인 전극측 리세스단 및 게이트 전극에 있어서의 드레인 전극측단 사이의 거리가 동일한 부기 36에 기재된 반도체 장치.
(부기 38)
소스 전극 및 드레인 전극을 구비하고, 게이트 전극에 있어서의 소스 전극측단 및 상기 게이트 전극이 형성된 리세스 영역에서의 소스 전극측 리세스단 사이의 거리와, 이 게이트 전극이 형성된 리세스 영역에서의 드레인 전극측 리세스단 및 게이트 전극에 있어서의 드레인 전극측단 사이의 거리가 다른 부기 36에 기재된 반도체 장치.
본 발명에 의하면, 통상의 전자선 묘화에 의해 형성한 게이트 전극용 레지스트 개구의 두께를 두껍게하여 개구 치수를 축소함으로써, 미세한 게이트 전극을 효율적으로 제조 가능한 게이트 전극의 제조 방법을 제공할 수 있다. 또한, 본 발명은 상기 게이트 전극의 제조 방법에 의해 제조되어, 고주파 특성이 우수하여 준밀리·밀리파 대전파의 송수신용 내지 고속 신호 처리용(광통신용) 디바이스로서 유용한 전계 효과 트랜지스터에 적합한 게이트 전극을 제공할 수 있다. 또한, 본 발명은 상기 게이트 전극을 이용한 고성능 반도체 장치 및 그 효율적인 제조 방법을 제공할 수 있다.

Claims (10)

  1. 게이트 전극 형성면상에 적어도 최하층에 전자선 레지스트층을 포함하는 적층 레지스트를 형성하는 적층 레지스트 형성 공정과, 상기 최하층 이외의 층에 개구를 형성하는 개구 형성 공정과, 상기 개구로부터 노출되는 상기 최하층에 게이트 전극용 개구를 형성하는 게이트 전극용 개구 형성 공정과, 이 게이트 전극용 개구를 선택적으로 축소시키는 게이트 전극용 개구 축소 공정과, 이 게이트 전극용 개구에 게이트 전극을 형성하는 게이트 전극 형성 공정을 포함하는 것을 특징으로 하는 게이트 전극 제조 방법.
  2. 제1항에 있어서, 상기 게이트 전극용 개구 축소 공정은 최하층의 표면에 레지스트 패턴 두께화 재료를 도포하여 상기 최하층에 형성된 게이트 전극용 개구의 개구 치수를 축소시키는 처리를 적어도 한 번 행하는 공정인 것을 특징으로 하는 게이트 전극 제조 방법.
  3. 제1항에 있어서, 상기 게이트 전극용 개구 축소 공정 전에, 게이트 전극용 개구 근방에 전자선을 입사시키는 전자선 입사 공정을 포함하는 것을 특징으로 하는 게이트 전극 제조 방법.
  4. 제3항에 있어서, 상기 전자선 입사 공정은 게이트 전극용 개구 근방에 대칭으로 전자선을 입사시키는 것을 특징으로 하는 게이트 전극 제조 방법.
  5. 제3항에 있어서, 상기 전자선 입사 공정은 게이트 전극용 개구 근방에 비대칭으로 전자선을 입사시키는 것을 특징으로 하는 게이트 전극 제조 방법.
  6. 제3항에 있어서, 상기 전자선 입사 공정에서의 전자선의 입사량을 변화시킴으로써, 상기 게이트 전극용 개구 축소 공정에서의 게이트 전극용 개구의 개구 치수의 축소량을 조정하는 것을 특징으로 하는 게이트 전극 제조 방법.
  7. 제1항에 있어서, 상기 게이트 전극용 개구 형성 공정 후, 게이트 전극용 개구 축소 공정 전에 게이트 전극용 개구를 마스크로서 이용하여 게이트 전극 형성면을 홈파는 게이트 전극 형성면 홈파기 공정을 포함하는 것을 특징으로 하는 게이트 전극 제조 방법.
  8. 제1항에 있어서, 상기 적층 레지스트는 3층으로 이루어지고, 상기 최하층은 폴리메틸메타크릴레이트(PMMA)계 레지스트로 형성되며, 상기 최하층의 바로 위쪽 중간층은 폴리메틸글루탈이미드(PMGI)계 레지스트로 형성되고, 상기 중간층의 바로 위쪽 최상층은 폴리스티렌 중합체 함유 레지스트로 형성된 것을 특징으로 하는 게이트 전극 제조 방법.
  9. 제1항에 있어서, 상기 레지스트 패턴 두께화 재료는 수지와 가교제와 계면활성제를 함유하는 것을 특징으로 하는 게이트 전극 제조 방법.
  10. 제1항 내지 제9항 중 어느 하나에 기재된 게이트 전극의 제조 방법에 의해 제조되는 것을 특징으로 하는 게이트 전극.
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