KR20050029536A - Method for manufacturing semiconductor devices - Google Patents
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Abstract
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation) 공정의 단순화 및 신뢰성을 이루도록 한 반도체 소자 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device to achieve the simplification and reliability of a shallow trench isolation process.
일반적으로, 반도체 소자의 아이솔레이션(Isolation) 기술로는 로코스(LOCOS : Local Oxidation of Silicon) 기술이 사용되어 왔다. 이후, 상기 로코스 기술의 단점을 보완하기 위한 새로운 아이솔레이션 기술들이 활발하게 개발되어 왔고 그 중에서 PBL(Poly Buffer LOCOS), R-LOCOS(Recessed LOCOS) 등의 기술이 널리 사용되어 왔다. 이들 기술들은 공정이 복잡할 뿐만 아니라 필드 영역의 산화막에 의한 액티브 영역으로의 잠식을 가져오는 새 부리(Bird's Beak) 현상을 근본적으로 방지할 수 없으므로 반도체 소자의 고집적화에 한계가 있다. 더욱이, 실리콘 기판의 액티브 영역과 필드 영역 사이의 표면 단차가 심하게 발생하므로 상기 표면 단차를 줄여주기 위해 후속으로 평탄화 공정이 진행되어야 한다.In general, LOCOS (Local Oxidation of Silicon) technology has been used as an isolation technology for semiconductor devices. Since then, new isolation technologies have been actively developed to compensate for the shortcomings of the LOCOS technology, and among them, PBL (Poly Buffer LOCOS) and R-LOCOS (Recessed LOCOS) have been widely used. These techniques are not only complicated in the process but also fundamentally prevent the Bird's Beak phenomenon, which leads to the erosion of the field region into the active region, thereby limiting the high integration of semiconductor devices. Moreover, since the surface step between the active area and the field area of the silicon substrate is severely generated, the planarization process must be subsequently performed to reduce the surface step.
이러한 점을 개선하기 위해 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정이 도입되기 시작하였다. 상기 샐로우 트렌치 아이솔레이션 공정은 종래의 아이솔레이션 기술에 비하여 소자 분리 특성이 우수하고 점유 면적도 작기 때문에 반도체 소자의 고집적화에 매우 유리하다.To improve this, shallow trench isolation (STI) processes have begun to be introduced. The shallow trench isolation process is very advantageous for high integration of semiconductor devices because of excellent device isolation characteristics and a small occupied area as compared to conventional isolation technologies.
상기 샐로우 트렌치 아이솔레이션 공정은 실리콘 기판의 필드 영역에 트렌치를 형성하고 갭 필링(Gap Filling) 공정에 의해 상기 트렌치 내에 산화막을 갭 필링(gap filling)시킨 후 상기 산화막을 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 공정으로 연마하여 상기 트렌치 내의 산화막과 실리콘 기판을 평탄화시킨다. 따라서, 상기 실리콘 기판의 트렌치 내에만 산화막이 형성되고 상기 실리콘 기판의 액티브 영역의 표면이 노출된다.The shallow trench isolation process is performed by forming a trench in a field region of a silicon substrate, gap filling the oxide layer in the trench by a gap filling process, and then chemically mechanically polishing the oxide layer. CMP) is used to planarize the oxide film and the silicon substrate in the trench. Thus, an oxide film is formed only in the trench of the silicon substrate and the surface of the active region of the silicon substrate is exposed.
상기 트렌치를 갭 필링하는 산화막으로는 갭 필링 특성과 평탄화 특성이 양호한 O3-TEOS(Tetra-Ethyl-Ortho-Silicate) 상압 화학 기상 증착(Atmospheric Pressure Chemical Vapor Deposition: APCVD) 공정이나 서브 상압 화학 기상 증착(Subatmospheric Pressure Chemical Vapor Deposition: SACVD) 공정을 이용한 산화막이거나, 고밀도 플라즈마 화학 기상 증착(High Density Plasma Chemical Vapor Deposition: HDP CVD) 공정이나 플라즈마 강화 화학 기상 증착(plasm enhanced chemical vapor deposition: PECVD) 공정을 이용한 산화막이 주로 사용되고 있다.The trench gap-filled oxide film may be O 3 -TEOS (Tetra-Ethyl-Ortho-Silicate) Atmospheric Pressure Chemical Vapor Deposition (APCVD) process or sub atmospheric pressure chemical vapor deposition having good gap filling and planarization characteristics. (Subatmospheric Pressure Chemical Vapor Deposition (SACVD) process, or an oxide film using the High Density Plasma Chemical Vapor Deposition (HDP CVD) process or the plasma enhanced chemical vapor deposition (PECVD) process. An oxide film is mainly used.
종래의 샐로우 트렌치 아이솔레이션 공정은 도 1a에 도시된 바와 같이, 먼저, 단결정 실리콘 기판(10)의 표면 상에 버퍼 산화막(11)을 40~150Å 정도의 두께로 형성시키고, 상기 버퍼 산화막(11) 상에 하드 마스크층인 질화막(13)을 2000Å 정도의 두께로 증착시킨다. 그런 다음, 사진식각공정을 이용하여 상기 실리콘 기판(10)의 필드 영역 상의 질화막(13) 및 버퍼 산화막(11)을 제거시킴으로써 상기 필드 영역의 실리콘 기판(10)의 표면을 노출시킨다. 이어서, 상기 질화막(13)을 식각 마스크층으로 이용하여 상기 필드 영역의 실리콘 기판(10)을 예를 들어 3000Å 정도의 깊이로 식각시킨다. 따라서, 상기 실리콘 기판(10)의 필드 영역에 트렌치(15)가 형성된다.In the conventional shallow trench isolation process, as shown in FIG. 1A, first, a buffer oxide film 11 is formed on the surface of the single crystal silicon substrate 10 to a thickness of about 40 to 150 microseconds, and the buffer oxide film 11 is formed. A nitride film 13, which is a hard mask layer, is deposited on the film to a thickness of about 2000 GPa. Then, the surface of the silicon substrate 10 in the field region is exposed by removing the nitride film 13 and the buffer oxide film 11 on the field region of the silicon substrate 10 using a photolithography process. Subsequently, using the nitride film 13 as an etching mask layer, the silicon substrate 10 in the field region is etched to a depth of, for example, about 3000 [mu] s. Thus, trenches 15 are formed in the field region of the silicon substrate 10.
도 1b에 도시된 바와 같이, 이후, 열 산화 공정을 이용하여 상기 트렌치(15)의 내면에 산화막(17)을 성장시킨다. 이는 상기 트렌치(15)의 내면인 식각면에서의 식각 손상을 치유함으로써 누설 전류의 증가를 억제하기 위함이다. 그런 다음, 예를 들어 화학 기상 증착 공정을 이용하여 상기 트렌치(15)의 내부와 함께 상기 질화막(13)의 표면 상에 산화막(19)을 상기 트렌치(15)의 매립을 위한 충분한 두께로 증착시킨다.As shown in FIG. 1B, an oxide film 17 is then grown on the inner surface of the trench 15 using a thermal oxidation process. This is to suppress the increase of leakage current by curing the etching damage in the etching surface which is the inner surface of the trench 15. Then, an oxide film 19 is deposited to a sufficient thickness for embedding the trench 15 on the surface of the nitride film 13 together with the inside of the trench 15 using, for example, a chemical vapor deposition process. .
도 1c에 도시된 바와 같이, 그런 다음, 평탄화 공정, 예를 들어 화학적 기계적 연마 공정을 이용하여 상기 산화막(19)을 연마시킴으로써 상기 질화막(13)의 표면을 노출시킨다. 이때, 상기 질화막(13) 상에 상기 산화막(19)이 잔존하는 것을 방지하도록 상기 화학적 기계적 연마 공정을 진행한다.As shown in FIG. 1C, the surface of the nitride film 13 is then exposed by polishing the oxide film 19 using a planarization process, for example, a chemical mechanical polishing process. In this case, the chemical mechanical polishing process is performed to prevent the oxide film 19 from remaining on the nitride film 13.
도 1d에 도시된 바와 같이, 그 다음에, 도 1c의 질화막(13)을 습식 식각 공정에 의해 제거시킴으로써 도 1c의 버퍼 산화막(11)을 노출시킨다. 이어서, 상기 버퍼 산화막(11)을 습식 식각 공정에 의해 제거시킴으로써 상기 실리콘 기판(10)의 액티브 영역의 표면을 노출시킨다. 따라서, 종래의 샐로우 트렌치 아이솔레이션 공정이 완료된다.As shown in FIG. 1D, the buffer oxide film 11 of FIG. 1C is then exposed by removing the nitride film 13 of FIG. 1C by a wet etching process. Subsequently, the surface of the active region of the silicon substrate 10 is exposed by removing the buffer oxide film 11 by a wet etching process. Thus, the conventional shallow trench isolation process is completed.
그런데, 종래에는 상기 트렌치(15)에 매립된 산화막(19)의 평탄화를 위해 복잡한 화학적 기계적 연마 공정을 진행하여야 하므로 샐로우 트렌치 아이솔레이션 공정이 복잡하다. 또한, 상기 산화막(19)의 매립 때, 상기 트렌치(15) 내의 산화막(19)에 보이드(void)(18)와 같은 빈 공간이 다발하므로 액티브 영역에서의 누설 전류가 증가한다. 더욱이, 상기 트렌치(15)의 하측 모서리부가 직각 형태를 이루므로 상기 하측 모서리부에서 전기적인 스트레스가 발생할 수 있다. However, in the related art, the shallow trench isolation process is complicated because a complicated chemical mechanical polishing process must be performed to planarize the oxide film 19 embedded in the trench 15. In addition, when the oxide film 19 is buried, an empty space such as a void 18 is bunched in the oxide film 19 in the trench 15 so that the leakage current in the active region increases. In addition, since the lower edge portion of the trench 15 forms a right angle shape, electrical stress may occur at the lower edge portion.
따라서, 본 발명의 목적은 화학적 기계적 연마 공정을 생략시킴으로써 샐로우 트렌치 아이솔레이션 공정의 단순화하는데 있다.Accordingly, it is an object of the present invention to simplify the shallow trench isolation process by omitting the chemical mechanical polishing process.
본 발명의 다른 목적은 보이드의 발생 없이 트렌치에 산화막을 매립시킴으로써 액티브 영역에서의 누설 전류 증가를 억제하는데 있다. Another object of the present invention is to suppress an increase in leakage current in an active region by filling an oxide film in a trench without generation of voids.
본 발명의 다른 목적은 트렌치의 상측 모서리부에서 전기적인 스트레스가 발생하는 것을 억제하는데 있다. Another object of the present invention is to suppress the occurrence of electrical stress in the upper corner of the trench.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자 제조 방법은The semiconductor device manufacturing method according to the present invention for achieving the above object is
반도체 기판 상부에 제 1 산화 방지막을 형성하고 선택적으로 식각하여 소자 분리 영역을 정의하는 단계; 상기 소자 분리 영역의 반도체 기판을 일정 깊이로 식각하여 트렌치를 형성시키는 단계; 상기 트렌치의 측벽에 제 2 산화 방지막을 형성시키는 단계; 및 상기 반도체 기판을 열 산화하여 상기 트렌치 내에만 산화막을 형성시키는 단계를 포함하는 것을 특징으로 한다.Forming a first anti-oxidation layer on the semiconductor substrate and selectively etching to define a device isolation region; Etching the semiconductor substrate in the device isolation region to a predetermined depth to form a trench; Forming a second antioxidant layer on the sidewalls of the trench; And thermally oxidizing the semiconductor substrate to form an oxide film only in the trench.
바람직하게는, 상기 제 1, 제 2 산화 방지막을 질화막으로 형성할 수 있다.Preferably, the first and second antioxidant films may be formed of a nitride film.
바람직하게는, 상기 제 1, 제 2 산화 방지막과 반도체 기판 사이에 각각 버퍼 산화막과 라이너 산화막을 형성할 수 있다.Preferably, a buffer oxide film and a liner oxide film may be formed between the first and second antioxidant films and the semiconductor substrate, respectively.
바람직하게는, 상기 제 2 산화 방지막을 형성하는 단계 이전 또는 이후에 상기 트렌치 내의 반도체 기판에 불활성 이온을 주입시키는 단계를 더 포함할 수 있다.Preferably, the method may further include implanting inert ions into the semiconductor substrate in the trench before or after forming the second antioxidant layer.
바람직하게는, 상기 이온을 3.5E15~3.5E20 atom/cm2의 농도와 30~50 KeV의 에너지로 이온주입시킬 수가 있다.Preferably, the ions may be ion implanted at a concentration of 3.5E15 to 3.5E20 atom / cm 2 and energy of 30 to 50 KeV.
이하, 본 발명에 의한 반도체 소자 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. The same code | symbol is attached | subjected to the part of the same structure and the same action as the conventional part.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자 제조 방법에 적용된 샐로우 트렌치 아이솔레이션 공정을 나타낸 단면 공정도이다.2A to 2F are cross-sectional process diagrams illustrating a shallow trench isolation process applied to a method of manufacturing a semiconductor device according to the present invention.
도 2a를 참조하면, 먼저, 반도체 기판, 예를 들어 단결정 실리콘 기판(10)의 전면 상에 버퍼 산화막(11)을 형성시킨다. 이를 좀 더 상세히 언급하면, 상기 실리콘 기판(10)의 전면 상에 고온 열 산화 공정에 의해 버퍼 산화막(11)을 40∼150Å의 두께로 성장시킨다. 이어서, 상기 버퍼 산화막(11) 상에 화학 기상 증착 공정, 예를 들어 저압 화학 기상 증착 공정에 의해 하드 마스크층인 질화막(13)을 2000Å 정도의 두께로 적층시킨다. 상기 버퍼 산화막(11)은 상기 실리콘 기판(10)과 질화막(13)의 스트레스를 완화시켜주기 위한 것이다. 상기 질화막(13)은 트렌치(25)의 형성 때 식각 마스크층으로서 사용된다. 또한, 상기 질화막(13)은 실리콘 기판(10)과 같은 반도체 기판의 열 산화 공정에 의해 산화 방지막의 역할을 한다.Referring to FIG. 2A, first, a buffer oxide film 11 is formed on an entire surface of a semiconductor substrate, for example, a single crystal silicon substrate 10. In more detail, the buffer oxide film 11 is grown to a thickness of 40 to 150 Å on the entire surface of the silicon substrate 10 by a high temperature thermal oxidation process. Subsequently, a nitride film 13 serving as a hard mask layer is laminated on the buffer oxide film 11 by a chemical vapor deposition process, for example, a low pressure chemical vapor deposition process. The buffer oxide film 11 is used to relieve stress of the silicon substrate 10 and the nitride film 13. The nitride film 13 is used as an etch mask layer in forming the trench 25. In addition, the nitride film 13 serves as an anti-oxidation film by a thermal oxidation process of a semiconductor substrate such as the silicon substrate 10.
그런 다음, 상기 실리콘 기판(10)의 필드 영역 상에 감광막(21)의 개구부(22)가 위치하도록 상기 질화막(13) 상에 상기 감광막(21)의 패턴을 형성시킨다. 이어서, 상기 감광막(21)의 패턴을 식각 마스크로 이용하여 상기 개구부(22) 내의 질화막(13)과 버퍼 산화막(11)을 건식 식각 공정, 예를 들어 반응성 이온 에칭(Reactive Ion Etching: RIE) 공정에 의해 완전히 식각시키고 나서 계속하여 상기 실리콘 기판(10)의 필드 영역을 트렌치(25)를 위한 깊이로 식각시킨다. Then, a pattern of the photoresist layer 21 is formed on the nitride layer 13 so that the opening 22 of the photoresist layer 21 is positioned on the field region of the silicon substrate 10. Subsequently, the nitride layer 13 and the buffer oxide layer 11 in the opening 22 are dry-etched, for example, a reactive ion etching (RIE) process, using the pattern of the photoresist layer 21 as an etching mask. Then completely etch and then etch the field region of the silicon substrate 10 to a depth for the trench 25.
이때, 상기 트렌치(25)는 종래의 샐로우 트렌치 아이솔레이션 공정에서 형성하는 트렌치의 깊이, 즉 3000Å 정도의 깊이보다 얕은 깊이로 형성한다. 여기서, 상기 트렌치(25)의 깊이가 1500~2500Å이다.At this time, the trench 25 is formed to a depth shallower than the depth of the trench formed in the conventional shallow trench isolation process, that is, about 3000 Å. Here, the depth of the trench 25 is 1500-2500 kPa.
도 2b를 참조하면, 이후, 상기 감광막(21)의 패턴을 이온주입 마스크층으로 사용하여 상기 트렌치(25)의 저면에 소정의 이온, 예를 들어 알곤(Ar)과 같은 불활성 이온을 이온주입시킨다. 따라서, 상기 트렌치(25)의 저면으로부터 하측으로 소정의 깊이의 실리콘 기판(10)에 이온주입층(27)이 형성된다. 이는 도 2e의 산화 공정을 진행할 때, 상기 트렌치(25) 아래의 실리콘(Si)과 산소(O)가 반응하기 쉬운 상태로 변화시켜주기 위함이다. 여기서, 상기 알곤(Ar)의 이온주입 에너지는 30~50 KeV이고, 이온주입 농도는 3.5E15~3.5E20 atoms/cm2 이다.Referring to FIG. 2B, an inert ion such as argon (Ar), for example, is implanted into the bottom surface of the trench 25 using the pattern of the photoresist layer 21 as an ion implantation mask layer. . Therefore, the ion implantation layer 27 is formed in the silicon substrate 10 having a predetermined depth from the bottom of the trench 25 to the lower side. This is to change the state in which silicon (Si) and oxygen (O) under the trench 25 are easily reacted when the oxidation process of FIG. 2E is performed. Here, the ion implantation energy of the argon (Ar) is 30 ~ 50 KeV, the ion implantation concentration is 3.5E15 ~ 3.5E20 atoms / cm 2 .
도 2c를 참조하면, 그 다음에, 도 2b의 감광막(21)의 패턴을 제거시키고 나서 화학 기상 증착 공정, 예를 들어 저압 화학 기상 증착 공정을 이용하여 상기 트렌치(25)의 내면 뿐만 아니라 상기 질화막(13)의 표면 상에 라이너 산화막(31), 예를 들어 TEOS막을 100~150Å의 두께로 증착시킨다. 이어서, 화학 기상 증착 공정, 예를 들어 저압 화학 기상 증착 공정을 이용하여 상기 라이너 산화막(31) 상에 질화막(33)을 500~1000Å의 두께로 증착시킨다.Referring to FIG. 2C, the nitride film as well as the inner surface of the trench 25 are then removed using a chemical vapor deposition process, for example a low pressure chemical vapor deposition process, after removing the pattern of the photoresist film 21 of FIG. 2B. On the surface of (13), a liner oxide film 31, for example, a TEOS film, is deposited to a thickness of 100 to 150 kPa. Subsequently, a nitride film 33 is deposited to a thickness of 500 to 1000 kPa on the liner oxide film 31 using a chemical vapor deposition process, for example, a low pressure chemical vapor deposition process.
도 2d를 참조하면, 그런 다음, 상기 질화막(33)을 예를 들어 에치백(etch back) 공정에 의해 처리함으로써 상기 트렌치(25)의 양 측벽에 상기 질화막(33)으로 이루어진 스페이서(35)를 형성시킨다. 이때, 상기 질화막(13)과 상기 트렌치(25) 내의 라이너 산화막(31)이 노출된다. 이어서, 식각 공정 또는 세정 공정을 이용하여 상기 노출된 라이너 산화막(31)을 모두 제거시킴으로써 상기 질화막(13)의 상부면과 상기 트렌치(25) 내의 실리콘 기판(10)의 표면 노출시킨다.Referring to FIG. 2D, the spacer 35 made of the nitride film 33 is formed on both sidewalls of the trench 25 by treating the nitride film 33 by, for example, an etch back process. To form. In this case, the nitride layer 13 and the liner oxide layer 31 in the trench 25 are exposed. Subsequently, all of the exposed liner oxide layer 31 is removed using an etching process or a cleaning process to expose the top surface of the nitride layer 13 and the surface of the silicon substrate 10 in the trench 25.
도 2e를 참조하면, 열 산화 공정을 이용하여 상기 트렌치(25) 내의 노출된 실리콘 기판(10)을 산화시킴으로써 상기 트렌치(25)의 매립을 위한 열 산화막(37)을 성장시킨다. 이때, 상기 트렌치(25)의 저면 아래에 도 2d의 이온주입층(27)이 위치하고 있기 때문에 상기 트렌치(25) 아래의 실리콘(Si)과 산소(O)가 반응하기 쉬운 상태이다. 따라서, 상기 트렌치(25) 아래의 실리콘은 베어(bare) 상태의 실리콘 기판에서의 실리콘 산화율보다 7~8배 정도 높은 산화율로 산화된다. 이에 반하여, 상기 트렌치(25)의 측벽에 산화 방지막의 역할을 하는 질화막 재질의 스페이서(35)가 위치하므로 상기 트렌치(25)의 측벽은 산화되지 않는다.Referring to FIG. 2E, a thermal oxide film 37 for embedding the trench 25 is grown by oxidizing the exposed silicon substrate 10 in the trench 25 using a thermal oxidation process. At this time, since the ion implantation layer 27 of FIG. 2D is located under the bottom of the trench 25, silicon (Si) and oxygen (O) under the trench 25 are easily reacted. Therefore, the silicon under the trench 25 is oxidized at an oxidation rate of about 7 to 8 times higher than the silicon oxidation rate of the bare silicon substrate. On the contrary, since the spacer 35 made of a nitride film serving as an anti-oxidation film is disposed on the sidewall of the trench 25, the sidewall of the trench 25 is not oxidized.
이러한 점을 고려하여 상기 열 산화 공정을 베어 실리콘 기판에서 산화막을 150~300Å의 두께로 성장시킬 수 있는 공정 조건에서 진행하면, 상기 열 산화막(37)이 상기 트렌치(25)의 저면에서 상, 하 방향으로 각각 1500Å 정도의 두께로 성장한다. 이때, 상기 열 산화막(37)이 상기 트렌치(25)를 완전히 매립시킨다. 또한, 상기 열 산화막(37)의 저면부가 라운딩(rounding) 형상을 이루고 상기 열 산화막(37)의 상부면이 상당히 평탄화를 이룬다.In consideration of this, when the thermal oxidation process is performed under a process condition in which an oxide film can be grown to a thickness of 150 to 300 GPa on a bare silicon substrate, the thermal oxide film 37 is formed on the bottom surface of the trench 25. Grow in a thickness of about 1500Å in each direction. At this time, the thermal oxide film 37 completely fills the trench 25. In addition, the bottom surface of the thermal oxide film 37 forms a rounding shape, and the top surface of the thermal oxide film 37 is substantially flattened.
따라서, 본 발명은 종래와 달리 트렌치의 매립을 위한 산화막의 증착공정 및 화학적 기계적 연마 공정과 같은 평탄화 공정을 진행하지 않고도 상기 트렌치(25)에 열 산화막(37)을 매립시킬 수가 있으므로 샐로우 트렌치 아이솔레이션 공정을 단순화시킬 수가 있다. 또한, 상기 열 산화막(37)의 저면부가 라운딩 형상을 이루므로 상기 트렌치(25)의 하측 모서리부에서의 전기적인 스트레스를 저감시킬 수가 있다. 상기 열 산화막(37)을 열 산화 공정에 의해 형성시키므로 상기 트렌치(25) 내의 열 산화막(37)에 보이드가 생성되는 것을 방지할 수 있고 나아가 액티브 영역의 누설 전류 증가를 억제시킬 수가 있다. 상기 화학적 기계적 연마 공정을 이용하지 않으므로 화학적 기계적 연마에 의한 열 산화막(37)의 손상을 방지할 수 있다. 상기 트렌치(25)의 측벽에 질화막 재질의 스페이서(35)를 형성시키므로 상기 실리콘 기판(10)의 콘택 영역을 노출시키기 위한 콘택홀 식각 공정 때에 콘택홀 패턴의 부정합이 발생하는 경우에도 상기 열 산화막(37)의 손상을 방지할 수 있다. Therefore, according to the present invention, the shallow trench isolation is possible because the thermal oxide film 37 may be buried in the trench 25 without the planarization process such as deposition of an oxide film and a chemical mechanical polishing process for filling the trench. The process can be simplified. In addition, since the bottom portion of the thermal oxide film 37 forms a rounded shape, electrical stress at the lower edge portion of the trench 25 can be reduced. Since the thermal oxide film 37 is formed by a thermal oxidation process, voids can be prevented from being generated in the thermal oxide film 37 in the trench 25, and further, an increase in leakage current in the active region can be suppressed. Since the chemical mechanical polishing process is not used, damage to the thermal oxide film 37 due to chemical mechanical polishing can be prevented. Since the spacers 35 made of nitride film are formed on the sidewalls of the trench 25, the thermal oxide layer may be formed even when a contact hole pattern is mismatched during the contact hole etching process for exposing the contact region of the silicon substrate 10. 37) damage can be prevented.
따라서, 본 발명은 샐로우 트렌치 아이솔레이션 공정의 신뢰성을 향상시킬 수가 있고, 반도체 소자의 수율을 향상시킬 수가 있다..Therefore, this invention can improve the reliability of a shallow trench isolation process, and can improve the yield of a semiconductor element.
도 2f를 참조하면, 마지막으로, 도 2e의 질화막(13) 및 버퍼 산화막(11)을 예를 들어 습식 식각 공정에 의해 순차적으로 식각시킴으로써 상기 실리콘 기판(10)의 액티브 영역의 표면을 노출시킨다. 따라서, 본 발명의 샐로우 트렌치 아이솔레이션 공정이 완료된다.Referring to FIG. 2F, the surface of the active region of the silicon substrate 10 is exposed by sequentially etching the nitride film 13 and the buffer oxide film 11 of FIG. 2E by, for example, a wet etching process. Thus, the shallow trench isolation process of the present invention is completed.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자 제조 방법은 실리콘 기판의 필드 영역에 트렌치를 형성시키고, 상기 트렌치 내의 실리콘 기판에 알곤과 같은 불활성 이온을 이온주입시키고, 상기 트렌치의 내면 상에 산화막을 증착시키고, 상기 트렌치의 측벽에 질화막의 스페이서를 형성시키고, 상기 트렌치의 노출된 실리콘 기판을 열 산화 공정에 의해 산화시킨다. 따라서, 상기 트렌치에 열 산화막이 매립된다.As described in detail above, in the method of manufacturing a semiconductor device according to the present invention, a trench is formed in a field region of a silicon substrate, inert ions such as argon are implanted into the silicon substrate in the trench, and an oxide film is formed on the inner surface of the trench. Is deposited, a spacer of a nitride film is formed on the sidewalls of the trench, and the exposed silicon substrate of the trench is oxidized by a thermal oxidation process. Thus, a thermal oxide film is embedded in the trench.
따라서, 본 발명은 상기 트렌치의 매립을 위한 산화막의 증착공정 및 상기 산화막의 화학적 기계적 연마 공정을 생략하면서도 샐로우 트렌치 아이솔레이션 공정의 단순화 및 고 신뢰성을 이룰 수가 있다.Accordingly, the present invention can achieve a simplified and high reliability of the shallow trench isolation process while eliminating the deposition process of the oxide film for filling the trench and the chemical mechanical polishing process of the oxide film.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.On the other hand, the present invention is not limited to the contents described in the drawings and detailed description, it is obvious to those skilled in the art that various modifications can be made without departing from the spirit of the invention. .
도 1a 및 도 1b는 종래의 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation) 공정을 나타낸 단면 공정도.Figures 1a and 1b is a cross-sectional process diagram showing a conventional shallow trench isolation (Shallow Trench Isolation) process.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자 제조 방법에 적용된 샐로우 트렌치 아이솔레이션공정을 나타낸 단면 공정도.2A to 2F are cross-sectional process diagrams illustrating a shallow trench isolation process applied to a method of manufacturing a semiconductor device according to the present invention.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030065856A KR100546722B1 (en) | 2003-09-23 | 2003-09-23 | Method For Manufacturing Semiconductor Devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030065856A KR100546722B1 (en) | 2003-09-23 | 2003-09-23 | Method For Manufacturing Semiconductor Devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050029536A true KR20050029536A (en) | 2005-03-28 |
| KR100546722B1 KR100546722B1 (en) | 2006-01-26 |
Family
ID=37386116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030065856A KR100546722B1 (en) | 2003-09-23 | 2003-09-23 | Method For Manufacturing Semiconductor Devices |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100546722B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100675892B1 (en) * | 2005-05-06 | 2007-02-02 | 주식회사 하이닉스반도체 | Method for forming isolation area of semiconductor device and semiconductor device thereby |
| KR100772709B1 (en) * | 2005-12-13 | 2007-11-02 | 주식회사 하이닉스반도체 | Method for fabricating the same of semiconductor device with isolation |
-
2003
- 2003-09-23 KR KR1020030065856A patent/KR100546722B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100675892B1 (en) * | 2005-05-06 | 2007-02-02 | 주식회사 하이닉스반도체 | Method for forming isolation area of semiconductor device and semiconductor device thereby |
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|---|---|
| KR100546722B1 (en) | 2006-01-26 |
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