KR20050028614A - 어드레스 신호를 수신하는 메모리 장치용 디코딩 회로 - Google Patents

어드레스 신호를 수신하는 메모리 장치용 디코딩 회로 Download PDF

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Abstract

본 발명은 어드레스 신호를 수신하는 메모리 장치용 디코딩 회로에 관한 것으로, 특히 어드레스 신호를 수신하여 CL(CAS Latency), tWR(Write recovery time)을 설정하는 디코딩 회로에 관한 것이다.
본 발명에 있어서, 어드레스 신호를 수신하여 메모리 장치의 내부 동작을 제어하는 제어 신호를 출력하는 메모리 장치용 디코딩 회로로서, 정의되지 않은 어드레스 신호가 인가되는 경우, 특정한 값의 제어 신호를 출력하도록 하는 논리 게이트 회로를 구비하는 것을 특징으로 하는 어드레스 신호를 수신하는 메모리 장치용 디코딩 회로가 제공된다.
본 발명에 따른 디코딩 회로를 사용하는 경우, 비정의된 어드레스 신호가 인가되는 경우에도 특정된 값의 CL, tWR을 설정할 수 있으므로 안정된 상태에서 메모리 장치를 동작시킬 수 있다.

Description

어드레스 신호를 수신하는 메모리 장치용 디코딩 회로{A decoding circuit receiving address signals of a memory device}
본 발명은 어드레스 신호를 수신하는 메모리 장치용 디코딩 회로에 관한 것으로, 특히 어드레스 신호를 수신하여 CL(CAS Latency), tWR(Write recovery time)을 설정하는 디코딩 회로에 관한 것이다.
일반적으로, SRAM, DRAM, FLASH 메모리 장치 등은, 어드레스 신호를 수신하여 메모리 장치의 내부 동작을 설정하기 위한 제어 신호, 예컨대, CL, tWR 등을 규정하는 디코딩 회로를 규비하고 있다. 참고로, CL은 컬럼 어드레스 입력후 데이타가 출력될 때 까지의 최소 클락수를 나타내며, tWR은 셀에 데이타를 라이트하고 난 후부터 프리차지될때 까지의 시간을 나타낸다.
예를들어, 어드레스 신호중에서 4번, 5번, 6번 어드레스 핀을 통하여 인가된 어드레스 신호는 어드레스 신호의 조합에 따라서 CL를 2, 3, 4, 5, 6중의 하나로 설정하는 디코딩 회로를 구비하며, 어드레스 신호중에서 9번, 10번, 11번 어드레스 핀을 통하여 인가된 어드레스 신호는 어드레스 신호의 조합에 따라서 tWR를 2, 3, 4, 5, 6중의 하나로 설정하는 디코딩 회로를 구비한다.
이하, 도 1a, 1b, 1c 및 도 2a, 2b, 2c를 참조하여 종래에 사용되었던 디코딩 회로에 대하여 살펴보기로 한다.
도 1a, 1b, 1c는 종래의 CL 디코딩 회로를 설명하는 도면으로, 도 1a는 CL진리표를 나타내며, 도 1b는 제어 신호(mode register set: mreg)에 의하여 반도체 메모리 장치에 사용되는 어드레스 신호를 발생하는 회로를 나타내고, 도 1c는 도 1b에서 발생된 어드레스 신호를 조합하여 CL를 설정하는 디코딩 회로를 도시한다.
동작과 관련하여, 예컨대, 어드레스 신호(A6, A5, A4)가 1, 0, 0인 경우, 메모리 장치의 CL은 4로 설정될 것이다.
그런데, 도 1a의 진리표에서 알 수 있듯이, 어드레스 신호(A6, A5, A4)중에서, 어드레스 신호(0, 0, 0)와 어드레스 신호(0, 0, 1)와 어드레스 신호(1, 1, 1)가 인가되는 경우에는 CL이 설정되어 있지 않음에도 불구하고, 이들 어드레스 신호가 인가되는 경우, 종래의 경우에는 비정의된 값의 인가로 인하여 메모리 장치가 어떤 스펙하에서 동작하는 지 알 수 없는 상황이 연출되는 경우가 있었으며, 또한 과도한 과도한 전류가 흐르는 경우도 있었다.
다음, 도 2a, 2b, 2c는 종래의 tWR 디코딩 회로를 설명하는 도면으로, 도 2a는 tWR진리표를 나타내며, 도 2b는 제어 신호(mode register set)에 의하여 반도체 메모리 장치에 사용되는 어드레스 신호를 발생하는 회로를 나타내고, 도 2c는 도 2b에서 발생된 어드레스 신호를 조합하여 tWR를 설정하는 디코딩 회로를 도시한다.
동작과 관련하여, 예컨대, 어드레스 신호(A11, A10, A9)가 1, 0, 0인 경우, 메모리 장치의 tWR은 5로 설정될 것이다.
그런데, 도 2a의 진리표에서 알 수 있듯이, 어드레스 신호(A11, A10, A9)중에서, 어드레스 신호(0, 0, 0)와 어드레스 신호(1, 1, 0)와 어드레스 신호(1, 1, 1)가 인가되는 경우에는 tWR이 설정되어 있지 않음에도 불구하고, 이들 어드레스 신호가 인가되는 경우, 종래의 경우에는 도1의 경우와 마찬가지로 비정의된 값의 인가로 인하여 메모리 장치가 어떤 스펙하에서 동작하는 지 알 수 없는 상황이 연출되는 경우가 있었으며, 또한 과도한 과도한 전류가 흐르는 경우도 있었다.
이처럼, 종래의 경우에는 특정 어드레스 신호가 인가되는 경우에는 CL, tWR이 정의되지 않아 메모리 장치의 동작에 오류가 발생할 위험이 상존하고 있었다.
본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, 정의되지 않은 어드레스 신호가 인가되는 경우에도 특정한 CL, tWR 등을 설정할 수 있도록 한 디코딩 회로를 제공하여 메모리 장치의 오동작을 근본적으로 해결하고자 한다.
본 발명에 있어서, 어드레스 신호를 수신하여 메모리 장치의 내부 동작을 제어하는 제어 신호를 출력하는 메모리 장치용 디코딩 회로로서, 정의되지 않은 어드레스 신호가 인가되는 경우, 특정한 값의 제어 신호를 출력하도록 하는 논리 게이트 회로를 구비하는 것을 특징으로 하는 어드레스 신호를 수신하는 메모리 장치용 디코딩 회로가 제공된다.
여기서, 상기 제어 신호는 컬럼 레이턴시 또는 라이트 리커버리 시간을 포함한다. 또한, 상기 정의되지 않은 어드레스 신호가 인가되는 경우, 상기 컬럼 레이턴시 또는 라이트 리커버리 시간은 메모리 장치의 표준 동작을 선택하는 데 바람직한 특정한 값으로 설정된다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명하기로 한다.
도 3a, 3b는 본 발명에 따른 CL 디코딩 회로를 나타내고, 도 4a, 4b는 본 발명에 따른 tWR 디코딩 회로를 나타낸다.
먼저, 도 3a, 3b을 참조하여 본 발명에 따른 CL 디코딩 회로를 설명하기로 한다.
본 발명에 따른 디코딩 회로의 기본 구성은 정의되지 않은 어드레스 신호가 인가되는 경우, 즉, 도 1a에서 알 수 있듯이, 어드레스 신호(A6, A5, A4)가 (0,0,0), (0,0,1) 또는 (1,1,1)로 인가되는 경우, 특정한 값의 CL을 설정할 수 있도록 한 디코딩 회로를 제공하는 것이다.
여기서, 특정한 값의 CL이란 CL 기능에 해당하는 값중ㅇ의 하나를 의미하며, 예컨대 클락주기가 3ns인 DDR667의 성능을 구현하기 위해서는 CL값이 5(tAA=15ns=tCK*CL)인 것이 바람직하므로, 본 발명에서는 상기 정의되지 않은 어드레스 신호가 인가되는 경우 CL값이 5가 되도록 하였다. 다시 표현하면, 본 발명의 실시와 관련하여, 비정의된 어드레스 신호가 인가되는 경우, DDR667 메모리 장치의 기본 성은을 나타낸는 CL=5를 출력하도록 디코딩 회로를 디자인하였다. 참고로, tAA는 어드레스 신호가 인가된 후부터 데이타가 출력되는데 소요되는 시간인 Address Access Time을 나타내며, tCK는 클락의 주기를 나타낸다.
도 3a는 이러한 기술적 사상에 의하여 구현된 구체적인 실시예로서, CL=5를 설정하는 디코딩 회로의 일예를 도시하며, 도 3b는 도 3a와 등가회로로서, 그 다양한 변경이 가능하다.
도 3a에 도시된 바와같이, 정의되지 않은 어드레스 신호가 인가되는 경우에 CL=5를 출력하도록 하기 위한 논리 게이트는 NOR게이트, NAND 게이트, 인버터 등으로 구성된다.
제 1 NOR 게이트는 어드레스 신호(A6, A5)를 수신하며, NAND 게이트는 어드레스 신호(A6, A4)를 수신하고, 제 1 인버터는 NAND 게이트의 출력신호를 반전시키며, 제 2 NOR 게이트는 제 1 NOR 게이트의 출력 신호와 제 1 인버터의 출력신호를 수신하며, 제 2 인버터는 제 2 NOR 게이트의 출력신호를 반전시켜 어드레스 신호(A6, A5, A4)가 (0,0,0), (0,0,1), (1, 0, 1), (1,1,1)인 경우 CL을 5 로 설정하도록 한다.
따라서, 비정의된 어드레스가 인가되는 경우에도 특정한 값의 CL을 설정하여 동작하도록 할 수 있다.
본 발명의 기술적 사상은 CL=5로 설정하는 것 이외에 필요에 따라 다양하게 변경하는 것이 가능하다.
도 3b는 도 3a의 등가회로로, 동일한 기능을 갖는 다양한 회로의 변경이 가능함을 보여준다.
다음, 도 4a, 4b을 참조하여 본 발명에 따른 tWR 디코딩 회로를 설명하기로 한다.
본 발명에 따른 디코딩 회로의 기본 구성은 정의되지 않은 어드레스 신호가 인가되는 경우, 즉, 도 1a에서 알 수 있듯이, 어드레스 신호(A11, A10, A9)가 (0,0,0), (1,1,0) 또는 (1,1,1)로 인가되는 경우, 특정한 값의 tWR 을 설정할 수 있도록 한 디코딩 회로를 제공하는 것이다.
여기서, 특정한 값의 tWR 이란 tWR 기능에 해당하는 값중의 하나를 의미하며, 예컨대 클락주기가 3ns인 DDR667의 성능을 구현하기 위해서는 tWR 값이 5(tWR=15ns=tCK*CL)인 것이 바람직하므로, 본 발명에서는 상기 정의되지 않은 어드레스 신호가 인가되는 경우 tWR값이 5가 되도록 하였다. 다시 표현하면, 본 발명의 실시와 관련하여, 비정의된 어드레스 신호가 인가되는 경우, DDR667 메모리 장치의 기본 성능을 나타낸는 tWR=5를 출력하도록 디코딩 회로를 디자인하였다.
도 4a는 이러한 기술적 사상에 의하여 구현된 구체적인 실시예로서, tWR=5를 설정하는 디코딩 회로의 일예를 도시하며, 도 4b는 도 4a와 등가회로로서, 그 다양한 변경이 가능하다.
도 4a에 도시된 바와같이, 정의되지 않은 어드레스 신호가 인가되는 경우에 tWR=5를 출력하도록 하기 위한 논리 게이트는 NOR게이트, NAND 게이트, 인버터 등으로 구성된다.
도 4a에서, 제 1 NOR 게이트는 어드레스 신호(A9, A10)를 수신하며, NAND 게이트는 어드레스 신호(A9, A11)를 수신하고, 제 1 인버터는 NAND 게이트의 출력신호를 반전시키며, 제 2 NOR 게이트는 제 1 NOR 게이트의 출력 신호와 제 1 인버터의 출력신호를 수신하며, 제 2 인버터는 제 2 NOR 게이트의 출력신호를 반전시켜 어드레스 신호(A11, A10, A9)가 (0,0,0), (1,0,0), (1, 1, 0), (1,1,1)인 경우 tWR을 5로 설정하도록 한다.
따라서, 비정의된 어드레스가 인가되는 경우에도 특정한 값의 tWR을 설정하여 동작하도록 할 수 있다.
본 발명의 기술적 사상은 tWR=5로 설정하는 것 이외에 필요에 따라 다양하게 변경하는 것이 가능하다.
도 4b는 도 4a의 등가회로로, 동일한 기능을 갖는 다양한 회로의 변경이 가능함을 보여준다.
이상에서 설명한 바와같이, 본 발명에서는 CL, tWR 에 대한 디코딩 회로에 관하여 구체적인 실시예를 제시하고 설명하였지만, 어드레스 신호를 이용하여 소정의 디코딩 회로를 구현하는 경우에는 본원의 기술 사상을 그대로 이용할 수 있다.
또한, 본 발명의 경우, 비정의된 어드레스 신호가 인가되는 경우, CL=5, tWR=5로 설정되도록 한 실시예를 제안하였으나, 필요에 따라서는 CL, tWR 을 다양하게 변경하여 설정할 수 있음을 알 수 있다.
이상에서 알 수 있는 바와같이, 본 발명에 따른 디코딩 회로를 사용하는 경우, 비정의된 어드레스 신호가 인가되는 경우에도 특정된 값의 CL, tWR을 설정할 수 있으므로 안정된 상태에서 메모리 장치를 동작시킬 수 있다.
도 1a, 1b, 1c는 종래의 CL 디코딩 회로를 설명하는 도면.
도 2a, 2b, 2c는 종래의 tWR 디코딩 회로를 설명하는 도면.
도 3a, 3b는 본 발명에 따른 CL 디코딩 회로의 일예.
도 4a, 4b는 본 발명에 따른 tWR 디코딩 회로의 일예.

Claims (3)

  1. 어드레스 신호를 수신하여 메모리 장치의 내부 동작을 제어하는 제어 신호를 출력하는 메모리 장치용 디코딩 회로로서,
    정의되지 않은 어드레스 신호가 인가되는 경우, 특정한 값의 제어 신호를 출력하도록 하는 논리 게이트 회로를 구비하는 것을 특징으로 하는 어드레스 신호를 수신하는 메모리 장치용 디코딩 회로.
  2. 제 1 항에서, 상기 제어 신호는 컬럼 레이턴시 또는 라이트 리커버리 시간인 것을 특징으로 하는 어드레스 신호를 수신하는 메모리 장치용 디코딩 회로.
  3. 제 2 항에 있어서, 상기 정의되지 않은 어드레스 신호가 인가되는 경우, 상기 컬럼 레이턴시 또는 라이트 리커버리 시간은 메모리 장치의 표준 동작을 선택하는 데 바람직한 특정한 값으로 설정되는 것을 특징으로 하는 어드레스 신호를 수신하는 메모리 장치용 디코딩 회로.
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