KR20050027348A - 임베디드 메모리 장치의 저전력 소비형 데이터 입출력회로 및 이에 대한 데이터 입출력 방법 - Google Patents

임베디드 메모리 장치의 저전력 소비형 데이터 입출력회로 및 이에 대한 데이터 입출력 방법 Download PDF

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임베디드 메모리 장치의 저전력 소비형 데이터 입출력 회로 및 이에 대한 데이터 입출력 방법이 개시된다. 본 발명에 의한 임베디드 메모리 장치의 데이터 입출력 회로는, 워드 라인들을 공유하는 서브 메모리셀 블록들을 포함하는 임베디드 메모리 장치의 데이터 입출력 회로에 있어서, IO 라인들, 비트라인 센스앰프부 그룹들, 및 데이터 입출력부들을 구비하는 것을 특징으로 한다. IO 라인들은 서브 메모리셀 블록들 각각에 대하여 한 쌍씩 배치된다. 비트라인 센스앰프부 그룹들은 소정의 제1 제어신호들에 응답하여 서브 메모리셀 블록들과 IO 라인들간의 데이터 신호들을 상호 전달한다. 데이터 입출력부들은 소정의 제2 제어신호들에 응답하여 IO 라인들 중 일부를 데이터 입출력 패스로서 선택하고, 나머지 IO 라인들을 그라운드 전압으로 프리 디스차지하고, 선택된 IO 라인들을 통하여 서브 메모리셀 블록들과 데이터 신호들을 수수한다. 본 발명에 의한 데이터 입출력 회로 및 이에 대한 데이터 입출력 방법은 리드 또는 라이트 동작시 선택되지 않은 IO 라인들의 소모 전력을 감소시킬 수 있는 장점이 있다.

Description

임베디드 메모리 장치의 저전력 소비형 데이터 입출력 회로 및 이에 대한 데이터 입출력 방법{Data input output circuit of embedded memory device for consuming low power and method of the same}
본 발명은 임베디드(embedded) 메모리 장치에 관한 것으로서, 특히, 임베디드 메모리 장치의 데이터 입출력 회로에 관한 것이다.
최근, 디램(DRAM)의 고속화가 요구됨에 따라, 논리 회로에 디램이 결합(merge)되어 넓은 대역 폭(wide band width)을 가지는 임베디드 디램이 보편적으로 사용되고 있다. 이러한 임베디드 디램은 유닛 매크로(unit macro) 형태로 미리 구현되어, 유저(user)가 원하는 다양한 저장 밀도(density)와 입출력(IO) 데이터 폭을 지원할 수 있다. 또, 임베디드 디램은 설계 시간을 단축시키기 위해 컴파일러(compiler) 기술에 의해 설계된다. 이러한 디램 컴파일러 기술에 의해 예를 들어, X4, X16,...,X128, X256 등과 같이 다양한 입출력 데이터 폭을 가지는 임베디드 디램이 설계될 수 있다.
도 1은 일반적인 임베디드 디램(DRAM)의 데이터 입출력 회로(1)를 나타내는 도면이다. 도 1에서, 워드 라인(WL)을 공유하는 서브 메모리셀 블록들(MC0∼MC127)이 소정 간격을 두고 배치된다. 또, 상기 서브 메모리셀 블록들(MC0∼MC127)에 근접하여 비트라인 센스앰프부 그룹들(BG0∼BG127)과 입출력(IO) 라인들(IO0,IO0B∼IO127,IO127B)이 배치된다.
도 1에서, 상기 서브 메모리셀 블록들(MC0∼MC127)의 구성은 실질적으로 동일하므로, 상기 서브 메모리셀 블록들(MC0, MC1)만이 상세하게 도시된다. 또, 상기 비트라인 센스앰프부 그룹들(BG0∼BG127)의 구성도 실질적으로 동일하므로, 상기 비트라인 센스앰프부 그룹들(BG0, BG1)만이 상세하게 도시된다.
상기 비트라인 센스앰프부 그룹들(BG0∼BG127) 각각은 복수의 비트라인 센스앰프부들(BS1∼BS8)을 포함한다. 도 1에서 상기 복수의 비트라인 센스앰프부들(BS1∼BS8)은 상기 서브 메모리셀 블록들(MC0∼MC127)의 비트 라인들(BL, BLB)과 상기 IO 라인들(IO0,IO0B∼IO127,IO127B) 사이에 연결된다. 또, 상기 IO 라인들(IO0, IO0B∼IO127, IO127B)에 데이터 입출력부들(U1∼U64)이 연결된다.
상기와 같이 구성된 임베디드 디램의 데이터 입출력 회로(1)는 IO 먹싱(muxing)에 의해 X4, X16,...,X128 등의 다양한 입출력 데이터 폭을 지원할 수 있다.
한편, 종래 기술에 따른 임베디드 디램의 데이터 입출력 회로의 일례가 미국 특허 제6,466,499호와 미국 특허 제6,141,286호에 기재되어 있다.
다음으로, 도 2 및 도 3을 참고하여 종래 기술에 따른 임베디드 디램의 데이터 입출력 회로를 설명한다. 도 2는 종래 기술에 따른 임베디드 디램의 데이터 입출력 회로의 일부를 상세히 나타내는 도면이고, 도 3은 도 2에 도시된 데이터 입출력 회로와 관련된 주요 신호들의 타이밍도이다.
도 2를 참고하면, IO 라인들이 2:1 먹싱(muxing)된 임베디드 디램의 데이터 입출력 회로에서 두 개의 비트라인 센스앰프부들(10, 20)과 이들에 대응하는 데이터 입출력부(30)만이 도시된다.
상기 비트라인 센스앰프부들(10, 20)은 서로 다른 서브 메모리셀 블록들(도 1의 MC0, MC1 참고)의 비트 라인들(BL0, BL0B, BL1, BL1B)에 연결되고, 칼럼 선택 라인(미도시)을 공유한다.
상기 비트라인 센스앰프부(10)는 상기 비트 라인들(BL0, BL0B)에 각각 연결된 비트라인 프리차지 회로(11a, 11b), 센스 앰프 회로(12a, 12b), 및 게이트 회로(13a, 13b)를 포함한다. 상기 게이트 회로들(13a, 13b)은 IO 라인들(IO0, IO0B)에 더 연결된다.
상기 비트라인 센스앰프부(20)는 상기 비트 라인들(BL1, BL1B)에 각각 연결된 비트라인 프리차지 회로(21a, 21b), 센스 앰프 회로(22a, 22b), 및 게이트 회로(23a, 23b)를 포함한다. 상기 게이트 회로들(23a, 23b)은 IO 라인들(IO1, IO1B)에 더 연결된다.
상기 데이터 입출력부(30)는 입력버퍼(40) 및 출력버퍼(50)와 연결된다. 상기 데이터 입출력부(30)는 IO 프리차지 회로들(31, 32)과 IO 센스앰프 및 드라이버들(33, 34)을 포함한다.
여기에서, 상기 비트라인 센스앰프부들(10, 20)은 고속 동작을 위해 리드(read) 동작시 인에이블되는 게이트 회로들(13a, 23a)과 라이트(write) 동작시 인에이블되는 게이트 회로들(13b, 23b)을 포함한다. 또, 상기 게이트 회로들(13a, 23a)은 고속의 리드 동작을 위해 상기 비트 라인들(BL0, BL0B, BL1, BL1B)의 전압 차에 대응하는 전류를 발생한다.
예를 들어, 리드 동작시, 상기 IO 라인(IO0, IO0B)이 선택된 경우, 칼럼 선택 신호(RCSL)에 응답하여 상기 게이트 회로(13a)가 턴 온된다. 상기 게이트 회로(13a)는 상기 비트 라인(BL0, BL0B)간의 전압 차에 대응하는 전류를 발생한다. 상기 게이트 회로(13a)에 의해 발생된 상기 전류는 상기 IO 라인(IO0, IO0B)으로 흐르게 된다.
이 때, 상기 게이트 회로(23a)와 상기 게이트 회로(13a)가 칼럼 선택 라인을 공유하기 때문에, 상기 칼럼 선택 신호(RCSL)에 응답하여 상기 게이트 회로(23a)도 턴 온된다.
여기에서, 상기 비트 라인들(BL0, BL0B)을 포함하는 서브 메모리셀 블록(도 1의 MC0 참고)과 상기 비트 라인들(BL1, BL1B)을 포함하는 서브 메모리셀 블록(도 1의 MC1 참고)은 워드 라인(WL)을 공유한다.
상기 IO 라인들(IO0, IO0B)이 선택될 때 상기 워드 라인(WL)이 인에이블된 상태이므로, 상기 게이트 회로(23a)가 턴 온되면 상기 비트 라인들(BL1, BL1B)에서 상기 IO 라인들(IO1, IO1B)로 전류가 흐르게 된다. 그 결과, 상기 IO 라인들(IO1, IO1B)이 선택되지 않았음에도 불구하고, 도 3에 도시된 것과 같이, 상기 IO 라인들(IO1, IO1B) 사이에 전압 차가 발생한다.
이와 마찬가지로, 라이트 동작시 상기 IO 라인들(IO0, IO0B)이 선택된 경우, 칼럼 선택 신호(WCSL)에 응답하여 상기 게이트 회로들(13b, 23b)이 턴 온된다.
그 결과, 상기 IO 라인들(IO1, IO1B)이 선택되지 않았음에도 불구하고, 상기 게이트 회로(23b)에 의해 상기 비트 라인들(BL1, BL1B)에서 상기 IO 라인들(IO1, IO1B)로 전류가 흐르게 된다. 따라서, 도 3에 도시된 것과 같이, 상기 IO 라인들(IO1, IO1B) 사이에 전압 차가 발생한다.
상기와 같이, 종래의 임베디드 디램의 데이터 입출력 회로는 리드 동작 또는 라이트 동작시 선택되지 않은 IO 라인에 전류가 흐르므로, 전력 소모가 큰 문제점이 있다. 이러한 전력 소모 문제는 입출력 데이터 폭이 좁게 설정될수록 더욱 심각해진다. 예를 들어, 최대 X128의 입출력 데이터 폭을 지원할 수 있는 임베디드 디램에서, IO 라인들이 16:1 먹싱되어 X8의 입출력 모드로 설정된 경우, 리드 또는 라이트 동작시 선택된 IO 라인들에 비해 선택되지 않은 IO 라인들이 훨씬 더 많다. 따라서 불필요하게 소모 전력이 증가하게 되는 문제점이 있다.
본 발명이 이루고자하는 기술적 과제는, 리드 또는 라이트 동작시 선택되지 않은 IO 라인들의 소모 전력을 감소시키는 임베디드 메모리 장치의 저전력 소비형 데이터 입출력 회로 및 이에 대한 데이터 입출력 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 임베디드 메모리 장치의 데이터 입출력 회로는, 워드 라인들을 공유하는 서브 메모리셀 블록들을 포함하는 임베디드 메모리 장치의 데이터 입출력 회로에 있어서, IO 라인들, 비트라인 센스앰프부 그룹들, 및 데이터 입출력부들을 구비하는 것을 특징으로 한다. IO 라인들은 서브 메모리셀 블록들 각각에 대하여 한 쌍씩 배치된다. 비트라인 센스앰프부 그룹들은 서브 메모리셀 블록들과 IO 라인들 사이에 연결되고, 소정의 제1 제어신호들에 응답하여 서브 메모리셀 블록들과 IO 라인들간의 데이터 신호들을 상호 전달한다. 데이터 입출력부들은 제1 설정 수의 IO 라인 쌍들로 각각 구성되는 IO 라인 그룹들과 각각 연결되고, 소정의 제2 제어신호들에 응답하여 IO 라인들 중 일부를 데이터 입출력 패스로서 선택하고, 나머지 IO 라인들을 그라운드 전압으로 프리 디스차지하고, 선택된 IO 라인들을 통하여 서브 메모리셀 블록들과 데이터 신호들을 수수한다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 임베디드 메모리 장치의 저전력 소비형 데이터 입출력 회로의 데이터 입출력 방법은, 워드 라인들을 공유하는 서브 메모리셀 블록들에 각각 한 쌍씩 배치되는 IO 라인들, 상기 서브 메모리셀 블록들 각각의 비트 라인들과 상기 서브 메모리셀 블록들 각각에 대응하는 한 쌍의 상기 IO 라인 사이에 연결되는 비트라인 센스앰프부 그룹들, 및 각각 설정 수씩의 상기 IO 라인들과 연결되는 데이터 입출력부를 구비하는 데이터 입출력 회로의 데이터 입출력 방법에 있어서,
(a) 초기 상태에서, 상기 IO 라인들 전체를 그라운드 전압으로 프리 디스차지하는 단계;
(b) 독출 커맨드 신호 또는 기입 커맨드 신호가 인에이블될 때, 상기 IO 라인들 중 일부를 데이터 입출력 패스로서 선택하고, 선택된 상기 IO 라인들을 내부 전압으로 프리차지 하는 단계;
(c) 상기 (b) 단계에서 상기 데이터 입출력 패스로서 선택되지 않은 상기 IO 라인들을 상기 그라운드 전압으로 계속 프리 디스차지하는 단계; 및
(d) 추가의 독출 커맨드 신호 또는 추가의 기입 커맨드 신호가 인에이블될 때, 상기 (b)단계와 상기 (c)단계를 반복 수행하는 단계를 포함하는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 일실시예에 따른 임베디드 디램의 데이터 입출력 회로(100)를 나타내는 도면이다. 상기 데이터 입출력 회로(100)는 IO 라인들(IO0,IO0B∼IOL,IOLB)(L은 1이상의 자연수), 비트라인 센스앰프부 그룹들(SG0∼SGL), 및 데이터 입출력부들(DU0∼DUT)(T는 1이상의 자연수)을 포함한다.
상기 IO 라인들(IO0,IO0B∼IOL,IOLB)과 상기 비트라인 센스앰프부 그룹들(SG0∼SGL)은 워드 라인(WL)을 공유하는 서브 메모리셀 블록들(MC0∼MCL)에 근접하여 배치된다. 여기에서, 하나의 서브 메모리셀 블록 당 한 쌍의 IO 라인과 하나의 비트라인 센스앰프부 그룹이 배치된다. 또, 하나의 서브 메모리셀 블록 당 하나의 비트라인 센스앰프부 그룹이 연결되고, 하나의 비트라인 센스앰프부 그룹 당 한 쌍의 IO 라인이 연결된다.
상기 비트라인 센스앰프부 그룹들(SG0∼SGL)은 상기 서브 메모리셀 블록들(MC0∼MCL)의 비트 라인들(BL, BLB) 및 상기 IO 라인들(IO0,IO0B∼IOL,IOLB)에 연결된다.
도 4에서, 상기 비트라인 센스앰프부 그룹들(SG0∼SGL)의 구성 및 동작은 실질적으로 동일하므로, 상기 비트라인 센스앰프부 그룹들(SG0, SG1)만이 상세하게 도시된다. 따라서, 상기 비트라인 센스앰프부 그룹들(SG0, SG1)을 중심으로 설명한다.
상기 비트라인 센스앰프부 그룹들(SG0, SG1) 각각은 복수의 비트라인 센스앰프부들(BS01∼BS08,...,BSJ1∼BSJ8)(J는 1이상의 자연수)을 포함한다. 이를 좀 더 상세히 설명하면, 예를 들어, 상기 비트라인 센스앰프부 그룹(SG0)은 8개의 비트라인 센스앰프부들(BS01∼BS08)을 포함한다. 여기에서, 하나의 비트라인 센스앰프부 그룹에 포함되는 비트라인 센스앰프부의 수는 다양하게 가변될 수 있다.
또, 상기 비트라인 센스앰프부 그룹들(SG0∼SGL)은 상기 서브 메모리셀 블록들(MC0∼MCL)의 상측 및 하측 칼럼 방향을 따라 배치되고, 칼럼 선택 라인들(CSL0∼CSL7)을 공유한다.
예를 들어, 상기 비트라인 센스앰프부들(BS01∼BS04,...,BSJ1∼BSJ4)은 상기 서브 메모리셀 블록들(MC0∼MCJ)의 상측 칼럼 방향을 따라 배치되고, 상기 칼럼 선택 라인들(CSL0∼CSL3)을 공유한다.
또, 상기 비트라인 센스앰프부들(BS05∼BS08,...,BSJ5∼BSJ8)은 상기 서브 메모리셀 블록들(MC0∼MCJ)의 하측 칼럼 방향을 따라 배치되고, 상기 칼럼 선택 라인들(CSL4∼CSL7)을 공유한다.
도 4에서는 8개의 상기 칼럼 선택 라인들(CSL0∼CSL7)이 도시되었지만, 칼럼 선택 라인의 수는 하나의 비트라인 센스앰프부 그룹에 포함되는 비트라인 센스앰프부의 수와 동일하게 가변될 수 있다.
상기 비트라인 센스앰프부들(BS01∼BS08,...,BSJ1∼BSJ8)은 상기 서브 메모리셀 블록들(MC0∼MCJ)의 비트 라인들(BL, BLB)로부터 수신되는 독출 데이터 신호들을 증폭하여 상기 IO 라인들(IO0,IO0B∼IOJ,IOJB)에 출력한다.
또, 상기 비트라인 센스앰프부들(BS01∼BS08,...,BSJ1∼BSJ8)은 상기 IO 라인들(IO0,IO0B∼IOJ,IOJB)로부터 수신되는 기입 데이터 신호들을 상기 서브 메모리셀 블록들(MC0∼MCJ)의 상기 비트 라인들(BL, BLB)에 출력한다.
여기에서, 상기 비트라인 센스앰프부들(BS01∼BS08,...,BSJ1∼BSJ8)의 구성 및 구체적인 동작은 도 5, 도 7, 도 8을 참고하여 좀 더 상세히 후술된다.
상기 데이터 입출력부들(DU0∼DUT) 각각은 IO 라인 그룹들(IGO∼IGT) 각각에 연결된다. 상기 IO 라인 그룹들(IGO∼IGT) 각각은 복수의 상기 IO 라인들(IO0,IO0B∼IOJ,IOJB,...,IOK,IOKB∼IOL,IOLB)(K는 2이상의 자연수)을 포함한다.
여기에서, 하나의 IO 라인 그룹에 포함되는 IO 라인들의 수는 설정된 데이터 입출력 폭에 따라 다양하게 가변될 수 있다.
예를 들어, 상기 데이터 입출력 회로(100)가 128개의 상기 IO 라인들(IO0,IO0B∼IO127,IO127B)을 포함하여 최대 X128의 데이터 입출력 폭을 지원할 수 있다고 가정하자. 만약, 상기 데이터 입출력 회로(100)의 데이터 입출력 폭이 X16으로 설정된 경우, 하나의 IO 라인 그룹에 포함되는 IO 라인쌍들의 수는 8임을 알 수 있다.
다시 말해서, 16개의 데이터 입출력부들(DU0∼DU15) 각각에 8개씩의 IO 라인들(IO0,IO0B∼IO7,IO7B,....,IO120,IO120B∼IO127,IO127B)이 연결된다. 상기 데이터 입출력부들(DU0∼DU15) 각각은 상기 8개의 IO 라인들(IO0,IO0B∼IO7,IO7B,....,IO120,IO120B∼IO127,IO127B) 중 하나를 데이터 신호의 입출력 패스로서 선택한다.
상기 데이터 입출력부들(DU0∼DUT) 각각은 복수의 IO 라인 선택회로들(SM0∼SMJ,...,SMK∼SML), IO 프리차지 회로들(PRO∼PRT), 및 IO 센스앰프 및 드라이버들(SDO∼SDT)을 포함한다. 여기에서, 하나의 데이터 입출력부에 포함되는 IO 라인 선택회로들의 수는 하나의 IO 라인 그룹에 포함되는 IO 라인쌍들의 수와 동일하다.
상기 IO 라인 선택회로들(SM0∼SMJ,...,SMK∼SML)은 상기 IO 라인들(IO0,IO0B∼IOJ,IOJB,...,IOK,IOKB∼IOL,IOLB)에 연결된다.
또, 상기 IO 라인 선택회로들(SM0∼SMJ,...,SMK∼SML)은 데이터 입출력(DIO) 라인들(DI0,DI0B∼DIT,DITB)을 통하여 상기 IO 센스앰프 및 드라이버들(SDO∼SDT)에 연결된다. 이를 좀 더 상세히 설명하면, 예를 들어, 상기 IO 라인 선택회로들(SM0∼SMJ)은 상기 DIO 라인들(DI0, DI0B)을 통하여 상기 IO 센스앰프 및 드라이버(SD0)에 연결된다.
상기 IO 라인 선택회로들(SM0∼SMJ,...,SMK∼SML)은 먹싱 신호들(MUX00∼MUX0J,...,MUXTK∼MUXTL)에 응답하여 인에이블되거나 또는 디세이블된다. 상기 먹싱 신호들(MUX00∼MUX0J,...,MUXTK∼MUXTL)은 외부에서 인가되는 별도의 칼럼 어드레스 신호들의 조합들로 이루어질 수 있다.
이 때, 상기 데이터 입출력부들(DU0∼DUT)에 각각 포함되는 IO 라인 선택회로들 중에서 각각 하나씩만이 인에이블된다.
상기 데이터 입출력부(DU0)의 경우를 예를 들면, 상기 IO 라인 선택회로(SM0)가 인에이블될 때, 나머지 상기 IO 라인 선택회로들(SM1∼SMJ)은 모두 디세이블된다.
리드 동작시, 상기 IO 라인 선택회로(SM0)는 상기 IO 라인들(IO0, IO0B)로부터 수신되는 상기 독출 데이터 신호를 상기 DIO 라인들(DI0, DI0B)에 출력한다. 라이트 동작시, 상기 IO 라인 선택회로(SM0)는 상기 DIO 라인들(DI0, DI0B)로부터 수신되는 상기 기입 데이터 신호를 상기 IO 라인들(IO0, IO0B)에 출력한다.
그리고, 나머지 상기 IO 라인 선택회로들(SM1∼SMJ)은 상기 DIO 라인들(DI0, DI0B)로부터 상기 IO 라인들(IO1, IO1B∼IOJ,IOJB)을 분리하고, 상기 IO 라인들(IO1,IO1B∼IOJ,IOJB)을 그라운드 전압으로 프리 디스차지(pre-discharge) 한다. 그 결과, 선택되지 않은 상기 IO 라인들(IO1,IO1B∼IOJ,IOJB)에 의한 전력 소모가 감소된다.
여기에서, 상기 IO 라인 선택회로들(SM1∼SMJ)의 구성 및 구체적인 동작은 도 5를 참고하여 좀 더 상세히 후술된다.
다음으로, 상기 IO 센스앰프 및 드라이버들(SDO∼SDT)은 상기 DIO 라인들(DI0,DI0B∼DIT,DITB)로부터 수신되는 상기 독출 데이터 신호를 증폭하여 출력 버퍼들(OB0∼OBL)에 출력한다. 또, 상기 IO 센스앰프 및 드라이버들(SDO∼SDT)은 입력 버퍼들(IB0∼IBL)로부터 수신되는 상기 기입 데이터 신호를 상기 DIO 라인들(DI0,DI0B∼DIT,DITB)에 출력한다.
상기 IO 프리차지 회로들(PRO∼PRT) 각각은 상기 DIO 라인들(DI0,DI0B∼DIT,DITB) 각각에 연결된다. 상기 IO 프리차지 회로들(PRO∼PRT)은 제어신호들(IPH0,IPL0∼IPHT,IPLT)에 응답하여, 상기 DIO 라인들(DI0,DI0B∼DIT,DITB)을 상기 그라운드 전압으로 프리 디스차지 하거나 또는 내부 전압(VCC)으로 프리 차지(pre-charge) 한다.
다음으로, 도 5를 참고하여 상기 비트라인 센스앰프부들(BS01∼BSJ8)과 상기 데이터 입출력부들(DU0∼DUT)을 상세히 설명한다. 도 5는 도 4에 도시된 데이터 입출력 회로의 일부를 상세히 나타내는 도면이다.
도 5에서는 간략화를 위해 비트라인 센스앰프부들(BS04, BSJ4)과 데이터 입출력부(DU0)만이 도시된다. 나머지 비트라인 센스앰프부들과 데이터 입출력부들의 구성 및 동작은 상기 비트라인 센스앰프부들(BS04, BSJ4) 및 상기 데이터 입출력부(DU0)와 동일하므로 생략된다.
상기 비트라인 센스앰프부(BS04)는 비트 라인들(BL0, BL0B)과 IO 라인들(IO0, IO0B)에 연결되고, 상기 비트라인 센스앰프부(BSJ4)는 비트 라인들(BLJ, BLJB)과 IO 라인들(IOJ, IOJB)에 연결된다.
상기 비트라인 센스앰프부(BS04)는 상기 비트 라인들(BL0, BL0B)에 각각 연결된 비트라인 프리차지 회로들(111a, 111b), 센스 앰프 회로들(112a, 112b), 및 게이트 회로들(113a, 113b)을 포함한다. 여기에서, 상기 비트라인 프리차지 회로들(111a, 111b)과 상기 센스 앰프 회로들(112a, 112b)의 구성 및 동작은 본 발명의 기술분야에서 통상의 지식을 가진 자라면 이해할 수 있으므로 이들에 대한 상세한 설명은 생략된다.
상기 게이트 회로(113a)는 상기 IO 라인들(IO0, IO0B)에 더 연결되고, 칼럼 선택 신호(RCSL0)에 응답하여 인에이블 또는 디세이블된다. 상기 게이트 회로(113a)는 인에이블될 때 상기 비트 라인들(BL0, BL0B) 간의 전압 차에 대응하는 전류를 상기 IO 라인들(IO0, IO0B)에 흘린다.
상기 게이트 회로(113b)는 게이트부(114)와 전류 차단부(115)를 포함한다. 상기 게이트부(114)는 라이트 동작시 칼럼 선택 신호(WCSL0)에 응답하여 인에이블되고, 상기 전류 차단부(115)로부터 수신되는 기입 데이터 신호를 상기 비트 라인들(BL0,BL0B)에 전달한다.
상기 전류 차단부(115)는 라이트 또는 리드 동작시 상기 데이터 입출력부(DU0)에 의해 상기 IO 라인들(IO0, IO0B)이 선택되지 않을 때, 상기 비트 라인들(BL0, BL0B)에서 상기 IO 라인들(IO0, IO0B)로 흐르는 전류를 차단한다.
상기 게이트부(114)는 NMOS 트랜지스터들(N1, N2)을 포함하고, 상기 전류 차단부(115)는 NMOS 트랜지스터들(CN1, CN2)을 포함한다.
상기 NMOS 트랜지스터들(N1, N2)의 소스들은 상기 비트 라인들(BL0, BL0B)에 연결되고, 드레인들은 상기 NMOS 트랜지스터들(CN1, CN2)의 소스들에 연결되고, 게이트들에는 상기 칼럼 선택 신호(WCSL0)가 인가된다.
또, 상기 NMOS 트랜지스터(CN1)의 게이트는 상기 IO 라인(IO0B)에 연결되고, 드레인은 상기 IO 라인(IO0)에 연결된다. 상기 NMOS 트랜지스터(CN2)의 게이트는 상기 IO 라인(IO0)에 연결되고, 드레인은 상기 IO 라인(IO0B)에 연결된다.
여기에서, 상기 IO 라인(IO0)이 상기 전압(VCC) 레벨이고, 상기 IO 라인(IO0B)이 상기 전압(VSS) 레벨일 때, 상기 NMOS 트랜지스터(CN2)가 턴 온된다. 이 때, 상기 NMOS 트랜지스터(CN1)는 턴 오프된다.
상기 NMOS 트랜지스터(CN2)는 상기 IO 라인(IO0B)으로부터 수신되는 상기 전압(VSS) 레벨의 상기 기입 데이터 신호를 상기 NMOS 트랜지스터(N2)에 출력한다. 상기 NMOS 트랜지스터(N2)는 상기 기입 데이터 신호를 상기 비트 라인(BL0B)에 출력한다. 또, 상기 NMOS 트랜지스터(CN1)가 턴 오프되므로, 상기 비트 라인(BL0)은 플로우팅(floating) 된다.
반대로, 상기 IO 라인(IO0B)이 상기 전압(VCC) 레벨이고, 상기 IO 라인(IO0)이 상기 전압(VSS) 레벨일 때, 상기 NMOS 트랜지스터(CN1)가 턴 온된다. 이 때, 상기 NMOS 트랜지스터(CN2)는 턴 오프된다.
상기 NMOS 트랜지스터(CN1)는 상기 IO 라인(IO0)으로부터 수신되는 상기 전압(VSS) 레벨의 기입 데이터 신호를 상기 NMOS 트랜지스터(N1)에 출력한다. 상기 NMOS 트랜지스터(N1)는 상기 기입 데이터 신호를 상기 비트 라인(BL0)에 출력한다. 또, 상기 NMOS 트랜지스터(CN2)가 턴 오프되므로, 상기 비트 라인(BL0B)은 플로우팅 된다.
상기 비트라인 센스앰프부(BSJ4)는 상기 비트 라인들(BLJ, BLJB)에 각각 연결된 비트라인 프리차지 회로들(121a, 121b), 센스 앰프 회로들(122a, 122b), 및 게이트 회로들(123a, 123b)을 포함한다. 또, 상기 게이트 회로(123b)는 게이트부(124)와 전류 차단부(125)를 포함한다. 상기 게이트부(124)는 NMOS 트랜지스터들(N3, N4)을 포함하고, 상기 전류 차단부(125)는 NMOS 트랜지스터들(CN3, CN4)을 포함한다.
여기에서, 상기 비트라인 센스앰프부(BSJ4)의 구성 및 구체적인 동작 설명은 상기 비트라인 센스앰프부(BS04)와 동일하므로 생략된다.
다음으로, 상기 데이터 입출력부(DU0)는 IO 라인 선택회로들(SM0∼SMJ), IO 프리차지 회로(PRO), 및 IO 센스앰프 및 드라이버(SDO)를 포함한다. 도 5에서는 상기 비트라인 센스앰프부들(BS04, BSJ4)만이 도시되었으므로, 이들에 각각 대응하는 상기 IO 라인 선택회로들(SM0, SMJ)을 중심으로 설명한다.
상기 IO 라인 선택회로(SM0)는 전송 게이트들(TG1, TG2), NMOS 트랜지스터들(NP1, NP2) 및 인버터(IV1)를 포함한다. 상기 인버터(IV1)는 먹싱 신호(MUX00)를 반전시켜 출력한다. 상기 전송 게이트들(TG1, TG2)은 상기 IO 라인들(IO0, IO0B)과 DIO 라인들(DI0, DI0B) 사이에 연결된다. 상기 전송 게이트들(TG1, TG2)은 상기 먹싱 신호(MUX00)와 반전된 먹싱 신호(/MUX00)에 응답하여 턴 온/오프된다.
예를 들어, 상기 먹싱 신호(MUX00)가 하이 레벨일 때, 상기 전송 게이트들(TG1, TG2)이 턴 온되어, 상기 IO 라인들(IO0, IO0B)과 상기 DIO 라인들(DI0, DI0B)을 연결한다. 또, 상기 먹싱 신호(MUX00)가 로우 레벨일 때, 상기 전송 게이트들(TG1, TG2)이 턴 오프되어, 상기 DIO 라인들(DI0, DI0B)로부터 상기 IO 라인들(IO0, IO0B)을 분리한다.
또, 상기 NMOS 트랜지스터들(NP1, NP2)의 드레인들은 상기 IO 라인들(IO0, IO0B)에 연결되고, 소스들은 그라운드 전압에 연결된다. 상기 NMOS 트랜지스터들(NP1, NP2)의 게이트들에는 상기 반전된 먹싱 신호(/MUX00)가 인가된다. 상기 NMOS 트랜지스터들(NP1, NP2)은 상기 반전된 먹싱 신호(/MUX00)에 응답하여 턴 온/오프된다.
예를 들어, 상기 반전된 먹싱 신호(/MUX00)가 하이 레벨일 때, 상기 NMOS 트랜지스터들(NP1, NP2)이 턴 온되어, 상기 IO 라인(IO0, IO0B)을 그라운드 전압으로 프리 디스차지 한다. 또, 상기 반전된 먹싱 신호(/MUX00)가 로우 레벨일 때, 상기 NMOS 트랜지스터들(NP1, NP2)이 턴 오프된다.
다음으로, 상기 IO 센스앰프 및 드라이버(SDO)는 상기 DIO 라인들(DI0, DI0B)로부터 수신되는 독출 데이터 신호를 2차 증폭하여 출력 버퍼(OB0)에 출력한다. 또, 상기 IO 센스앰프 및 드라이버(SDO)는 입력 버퍼(IB0)로부터 수신되는 기입 데이터 신호를 상기 DIO 라인들(DI0, DI0B)에 출력한다.
상기 IO 프리차지 회로(PRO)는 상기 DIO 라인들(DI0, DI0B)에 연결된다. 상기 IO 프리차지 회로(PRO)는 상기 제어신호들(IPH0, IPL0)에 응답하여, 상기 DIO 라인들(DI0, DI0B)을 상기 그라운드 전압으로 프리 디스차지 하거나 또는 상기 내부 전압(VCC)으로 프리차지 한다.
다음으로, 도 5 및 도 6을 참고하여, 상기와 같이 구성된 데이터 입출력 회로(100)의 구체적인 동작을 설명한다. 도 6은 도 5에 도시된 데이터 입출력 회로와 관련된 주요 신호들의 타이밍도이다.
첫 번째로, 상기 데이터 입출력 회로(100)의 리드 동작을 살펴보면 다음과 같다. 먼저, 초기 상태에서, 먹싱 신호들(MUX00∼MUX0J)과 제어신호(IPH0)가 디세이블되고, 제어신호(IPL0)는 인에이블된다.
도 5를 참고하면, 상기 먹싱 신호들(MUX00, MUX0J)에 응답하여, IO 라인 선택회로들(SM0, SMJ)의 전송 게이트들(TG1∼TG4)이 모두 턴 오프되고, NMOS 트랜지스터들(NP1∼NP4)이 모두 턴 온된다. 상기 전송 게이트들(TG1∼TG4)은 DIO 라인들(DI0, DI0B)로부터 IO 라인들(IO0,IO0B∼IOJ,IOJB)을 분리한다.
상기 NMOS 트랜지스터들(NP1∼NP4)은 상기 IO 라인들(IO0,IO0B∼IOJ,IOJB)을 그라운드 전압으로 프리 디스차지 한다. 또, 상기 제어신호(IPLO)에 응답하여 IO 프리차지 회로(PRO)가 상기 DIO 라인들(DI0, DI0B)을 상기 그라운드 전압으로 프리 디스차지 한다.
이 후, 독출 커맨드 신호(READ)가 인에이블되면, 상기 먹싱 신호들(MUX00∼MUX0J) 중 어느 하나와 상기 제어신호(IPH0)가 인에이블되고, 상기 제어신호(IPL0)가 디세이블된다. 본 실시예에서는 상기 먹싱 신호(MUX00)가 인에이블되는 경우를 예를 들어 설명한다.
상기 먹싱 신호(MUX00)에 응답하여, 상기 IO 라인 선택회로(SM0)의 전송 게이트들(TG1, TG2)이 턴 온되고, 상기 NMOS 트랜지스터들(NP1, NP2)이 턴 오프된다. 상기 전송 게이트들(TG1, TG2)은 상기 IO 라인들(IO0,IO0B)을 상기 DIO 라인들(DI0, DI0B)에 연결한다. 그 결과, 비트 라인들(BL0, BL0B)에 연결된 비트라인 센스앰프부(BS04), 상기 IO 라인들(IO0, IO0B), 및 상기 DIO 라인들(DI0, DI0B)에 의해 데이터 출력 패스가 형성된다.
이 때, 상기 먹싱 신호(MUX0J)가 디세이블 상태이므로, 상기 IO 라인들(IOJ, IOJB)을 그라운드 전압으로 계속 프리 디스차지 된다.
한편, 비트라인 센스앰프부(BSJ4)에는 상기 비트라인 센스앰프부(BS04)와 동일한 칼럼 선택 신호(RCSL0)가 인가된다. 따라서, 상기 비트라인 센스앰프부(BS04)의 게이트 회로(113a)가 턴 온될 때, 상기 비트라인 센스앰프부(BSJ4)의 게이트 회로(123a) 역시 턴 온된다. 그러나, 상기 IO 라인들(IOJ, IOJB)을 그라운드 전압으로 계속 프리 디스차지되므로, 상기 IO 라인들(IOJ, IOJB)에 전류가 흐르지 않는다. 따라서, 도 6에 도시된 것과 같이, 상기 IO 라인들(IOJ, IOJB) 사이에 전압 차가 발생되지 않는다.
두 번째로, 상기 데이터 입출력 회로(100)의 라이트 동작을 살펴보면 다음과 같다.
라이트 동작의 초기 상태는 상기 리드 동작의 초기 상태와 동일하므로 이에 대한 상세한 설명은 생략된다.
상기 초기 상태 이 후, 기입 커맨드 신호(WRITE)가 인에이블되면, 상기 먹싱 신호들(MUX00∼MUX0J) 중 어느 하나가 인에이블되고, 상기 제어신호(IPL0)가 디세이블된다. 본 실시예에서는 상기 먹싱 신호(MUX00)가 인에이블되는 경우를 예를 들어 설명한다.
상기 먹싱 신호(MUX00)에 응답하여, 상기 IO 라인 선택회로(SM0)의 전송 게이트들(TG1, TG2)이 턴 온되고, 상기 NMOS 트랜지스터들(NP1, NP2)이 턴 오프된다. 상기 전송 게이트들(TG1, TG2)은 상기 IO 라인들(IO0,IO0B)을 상기 DIO 라인들(DI0, DI0B)에 연결한다. 그 결과, 비트 라인들(BL0, BL0B)에 연결된 비트라인 센스앰프부(BS04), 상기 IO 라인들(IO0, IO0B), 및 상기 DIO 라인들(DI0, DI0B)에 의해 데이터 입력 패스가 형성된다.
이 때, 상기 먹싱 신호(MUX0J)가 디세이블 상태이므로, 상기 IO 라인들(IOJ, IOJB)을 그라운드 전압으로 계속 프리 디스차지 되어, 상기 IO 라인들(IOJ, IOJB)에 전류가 흐르지 않는다. 따라서, 도 6에 도시된 것과 같이, 상기 IO 라인들(IOJ, IOJB) 사이에 전압 차가 발생되지 않는다.
한편, 비트라인 센스앰프부(BSJ4)에는 상기 비트라인 센스앰프부(BS04)와 동일한 칼럼 선택 신호(WCSL0)가 인가된다. 따라서, 상기 비트라인 센스앰프부(BS04)의 게이트 회로(113b)가 턴 온될 때, 상기 비트라인 센스앰프부(BSJ4)의 게이트 회로(123b) 역시 턴 온된다.
그러나, 상기 IO 라인들(IOJ, IOJB)이 그라운드 전압으로 계속 프리 디스차지되므로, 상기 IO 라인들(IOJ, IOJB)에 전류가 흐르지 않는다. 또, 상기 IO 라인들(IOJ, IOJB)이 그라운드 전압 레벨이므로, 상기 게이트 회로(123b)의 전류 차단부(125)가 턴 오프 상태로 유지된다. 결국, 상기 전류 차단부(125)에 의해 상기 비트 라인들(BLJ, BLJB)에서 상기 IO 라인들(IOJ, IOJB)로 흐르는 전류 패스가 차단된다. 따라서, 도 6에 도시된 것과 같이, 상기 IO 라인들(IOJ, IOJB) 사이에 전압 차가 발생되지 않는다.
도 7은 도 5에 도시된 비트라인 센스앰프부의 다른 일례를 나타내는 도면이다. 도 7에서, 비트라인 센스앰프부(210)는 게이트 회로(213b)를 제외하고 도 5에 도시된 상기 비트라인 센스앰프부들(BS04, BSJ4)과 동일하므로, 이에 대한 구성 및 구체적인 동작 설명은 생략된다.
상기 게이트 회로(213b)는 게이트부(214)와 전류 차단부(215)를 포함한다. 상기 게이트부(214)는 NMOS 트랜지스터들(N1, N2)을 포함하고, 상기 전류 차단부(215)는 NMOS 트랜지스터들(ND1, ND2)을 포함한다.
상기 NMOS 트랜지스터들(ND1, ND2)은 다이오드 커넥션(diode connection)된다. 상기 NMOS 트랜지스터들(ND1, ND2)의 소스들은 비트 라인들(BL, BLB)에 연결되고, 게이트들은 상기 NMOS 트랜지스터들(N1, N2)의 소스들에 연결된다.
또, 상기 NMOS 트랜지스터들(N1, N2)의 드레인들은 IO 라인들(IO, IOB)에 연결되고, 게이트들에는 칼럼 선택 신호(WCSL)가 인가된다. 여기에서, 상기 칼럼 선택 신호(WCSL)는 인에이블될 때 VCC 레벨로 된다.
라이트 동작시, 상기 칼럼 선택 신호(WCSL)가 인에이블되고, 상기 IO 라인들(IO, IOB)이 IO 라인 선택회로(도 5의 SM0참고)에 의해 데이터 출력 패스로서 선택된 경우와 선택되지 않은 경우가 고려될 수 있다.
먼저, 상기 IO 라인들(IO, IOB)이 데이터 출력 패스로서 선택되고, 상기 IO 라인(IO)이 VCC 레벨로 되고 상기 IO 라인(IOB)이 VSS 레벨로 되는 것으로 가정하자.
상기 칼럼 선택 신호(WCSL)에 응답하여 상기 NMOS 트랜지스터들(N1, N2)이 턴 온된다. 이 때, 상기 NMOS 트랜지스터(N1)의 드레인과 게이트에는 동일한 전압(VCC)이 인가된다. 그 결과, 상기 IO 라인(IO)의 상기 전압(VCC)이 상기 NMOS 트랜지스터(N1)에 의해 제1 전압(VCC-Vt1)으로 강하(voltage drop)되어, 상기 NMOS 트랜지스터(ND1)의 드레인 및 게이트에 인가된다.
상기 제1 전압(VCC-Vt1)은 상기 NMOS 트랜지스터(ND1)에 의해 다시 제2 전압(VCC-(Vt1+Vt2))으로 강하되어, 상기 비트 라인(BL)에 전달된다. 여기에서, Vt1은 상기 NMOS 트랜지스터(N1)의 문턱전압이고, Vt2는 상기 NMOS 트랜지스터(ND1)의 문턱전압이다.
또, 상기 NMOS 트랜지스터(ND2)가 턴 오프 상태이므로, 상기 비트 라인(BLB)은 플로우팅 된다.
다음으로, 상기 IO 라인들(IO, IOB)이 데이터 출력 패스로서 선택되지 않은 것으로 가정하자.
상기 칼럼 선택 신호(WCSL)에 응답하여 상기 NMOS 트랜지스터들(N1, N2)이 턴 온된다. 이 때, 상기 IO 라인들(IO, IOB)은 상기 IO 라인 선택회로(SM0)에 의해 프리 디스차지되어 VSS 레벨을 갖는다.
한편, 상기 NMOS 트랜지스터들(ND1, ND2)이 턴 오프 상태로 유지되므로, 상기 비트 라인들(BL, BLB)에서 상기 IO 라인들(IO, IOB)로 흐르는 전류 패스가 차단된다. 따라서, 상기 비트 라인들(BL, BLB)과 상기 IO 라인들(IO, IOB)에 의한 전력 소모가 감소된다.
도 8은 도 5에 도시된 비트 라인 센스 앰프부의 또 다른 일례를 나타내는 도면이다. 도 8에서, 비트라인 센스앰프부(220)는 한 가지 차이점을 제외하고 도 7에 도시된 상기 비트라인 센스앰프부(210)와 동일하므로, 이에 대한 구성 및 구체적인 동작 설명은 생략된다.
상기 차이점은 IO 라인들(IO, IOB)에서 비트 라인들(BL, BLB)로 전달되는 기입 데이터 신호의 전압 레벨이 지나치게 강하되는 것을 방지하기 위해, 상기 비트라인 센스앰프부(220)의 게이트 회로(223b)에 포함되는 게이트부(224)와 전류 차단부(225)의 순서가 바뀐 것이다. 즉, 상기 전류 차단부(225)가 IO 라인들(IO, IOB)에 연결되고, 상기 게이트부(224)가 비트 라인들(BL, BLB)에 연결된다.
상기 게이트부(224)는 NMOS 트랜지스터들(N1, N2)을 포함하고, 상기 전류 차단부(225)는 NMOS 트랜지스터들(ND1, ND2)을 포함한다.
상기 NMOS 트랜지스터들(N1, N2)의 소스들은 비트 라인들(BL, BLB)에 연결되고, 드레인들은 상기 NMOS 트랜지스터들(ND1, ND2)의 소스들에 연결된다. 또, 상기 NMOS 트랜지스터들(N1, N2)의 게이트들에는 칼럼 선택 신호(WCSL)가 인가된다. 여기에서, 상기 칼럼 선택 신호(WCSL)는 인에이블될 때 VCC 레벨로 된다.
또, 상기 NMOS 트랜지스터들(ND1, ND2)은 다이오드 커넥션된다. 상기 NMOS 트랜지스터들(ND1, ND2)의 게이트들은 상기 IO 라인들(IO, IOB)에 연결된다.
라이트 동작시, 상기 칼럼 선택 신호(WCSL)가 인에이블되고, 상기 IO 라인들(IO, IOB)이 IO 라인 선택회로(도 5의 SM0참고)에 의해 데이터 입력 패스로서 선택된 경우와 선택되지 않은 경우가 고려될 수 있다.
먼저, 상기 IO 라인들(IO, IOB)이 데이터 입력 패스로서 선택되고, 상기 IO 라인(IO)이 VCC 레벨로 되고 상기 IO 라인(IOB)이 VSS 레벨로 되는 것으로 가정하자.
상기 칼럼 선택 신호(WCSL)에 응답하여 상기 NMOS 트랜지스터들(N1, N2)이 턴 온된다. 상기 NMOS 트랜지스터(ND1)는 상기 IO 라인(IO)이 VCC 레벨이므로 턴 온된다. 상기 NMOS 트랜지스터(ND2)는 상기 IO 라인(IOB)이 VSS 레벨이므로 턴 오프된다.
상기 IO 라인(IO)의 상기 전압(VCC)은 상기 NMOS 트랜지스터(ND1)에 의해 제1 전압(VCC-Vt)으로 강하되어, 상기 NMOS 트랜지스터(N1)의 드레인에 인가된다. Vt는 상기 NMOS 트랜지스터(ND1)의 문턱전압이다.
상기 NMOS 트랜지스터(N1)의 게이트에 인가되는 전압(VCC)이 드레인에 인가되는 상기 제1 전압(VCC-Vt) 보다 더 높기 때문에, 상기 제1 전압(VCC-Vt)이 상기 NMOS 트랜지스터(N1)에 의해 강하되지 않고 상기 비트 라인(BL)에 전달된다.
또, 상기 NMOS 트랜지스터(ND2)가 턴 오프 상태이므로, 상기 비트 라인(BLB)은 플로우팅 된다.
다음으로, 상기 IO 라인들(IO, IOB)이 데이터 입력 패스로서 선택되지 않은 것으로 가정하자.
상기 칼럼 선택 신호(WCSL)에 응답하여 상기 NMOS 트랜지스터들(N1, N2)이 턴 온된다. 이 때, 상기 IO 라인들(IO, IOB)은 상기 IO 라인 선택회로(SM0)에 의해 프리 디스차지되어 VSS 레벨을 갖는다. 그 결과, 상기 NMOS 트랜지스터들(ND1, ND2)이 턴 오프 상태로 유지되므로, 상기 비트 라인들(BL, BLB)에서 상기 IO 라인들(IO, IOB)로 흐르는 전류 패스가 차단된다. 따라서, 상기 비트 라인들(BL, BLB)과 상기 IO 라인들(IO, IOB)에 의한 전력 소모가 감소된다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기한 것과 같이, 본 발명에 따른 임베디드 메모리 장치의 데이터 입출력 회로 및 이에 대한 데이터 입출력 방법은 리드 또는 라이트 동작시 선택되지 않은 IO 라인들의 소모 전력을 감소시킬 수 있는 효과가 있다.
도 1은 일반적인 임베디드 디램(DRAM)의 입출력 회로를 나타내는 도면이다.
도 2는 종래 기술에 따른 임베디드 디램의 데이터 입출력 회로의 일부를 상세히 나타내는 도면이다.
도 3은 도 2에 도시된 데이터 입출력 회로와 관련된 주요 신호들의 타이밍도이다.
도 4는 본 발명의 일실시예에 따른 임베디드 디램의 데이터 입출력 회로를 나타내는 도면이다.
도 5는 도 4에 도시된 데이터 입출력 회로의 일부를 상세히 나타내는 도면이다.
도 6은 도 5에 도시된 데이터 입출력 회로와 관련된 주요 신호들의 타이밍도이다.
도 7은 도 5에 도시된 비트 라인 센스 앰프부의 다른 일례를 나타내는 도면이다.
도 8은 도 5에 도시된 비트 라인 센스 앰프부의 또 다른 일례를 나타내는 도면이다.

Claims (16)

  1. 워드 라인들을 공유하는 서브 메모리셀 블록들을 포함하는 임베디드 메모리 장치의 데이터 입출력 회로에 있어서,
    상기 서브 메모리셀 블록들 각각에 대하여 한 쌍씩 배치되는 입출력(IO) 라인들;
    상기 서브 메모리셀 블록들과 상기 IO 라인들 사이에 연결되고, 소정의 제1 제어신호들에 응답하여 상기 서브 메모리셀 블록들과 상기 IO 라인들간의 데이터 신호들을 상호 전달하는 비트라인 센스앰프부 그룹들; 및
    제1 설정 수의 상기 IO 라인 쌍들로 각각 구성되는 IO 라인 그룹들과 각각 연결되고, 소정의 제2 제어신호들에 응답하여 상기 IO 라인들 중 일부를 데이터 입출력 패스로서 선택하고, 나머지 상기 IO 라인들을 그라운드 전압으로 프리 디스차지하고, 선택된 상기 IO 라인들을 통하여 상기 서브 메모리셀 블록들과 상기 데이터 신호들을 수수하는 데이터 입출력부들을 구비하는 것을 특징으로 하는 임베디드 메모리 장치의 데이터 입출력 회로.
  2. 제1항에 있어서, 상기 데이터 입출력부들 각각은,
    상기 제1 설정 수의 IO 라인 쌍들 각각과 한 쌍의 데이터 입출력(DIO) 라인 사이에 연결되고, 상기 제2 제어신호들 중 먹싱 신호들에 응답하여 인에이블되거나 또는 디세이블되는 IO 라인 선택 회로들;
    상기 한 쌍의 DIO 라인을 통하여 수신되는 독출 데이터 신호를 증폭하여 출력 버퍼에 출력하고, 입력 버퍼로부터 수신되는 기입 데이터 신호를 상기 한 쌍의 DIO 라인에 출력하는 IO 센스앰프 및 드라이버; 및
    상기 제2 제어신호들 중 IO 프리차지 제어신호들에 응답하여 상기 한 쌍의 DIO 라인을 내부 전압으로 프리차지 하거나 또는 상기 그라운드 전압으로 프리 디스차지 하는 IO 프리차지 회로를 구비하고,
    상기 IO 라인 선택 회로들 중 어느 하나가 인에이블될 때 나머지들은 모두 디세이블되는 것을 특징으로 하는 임베디드 메모리 장치의 데이터 입출력 회로.
  3. 제2항에 있어서,
    상기 먹싱 신호들은 칼럼 어드레스 신호들의 조합인 것을 특징으로 하는 임베디드 메모리 장치의 데이터 입출력 회로.
  4. 제2항에 있어서,
    상기 IO 라인 선택회로들 각각은 인에이블 될 때 대응하는 상기 IO 라인 쌍을 상기 DIO 라인 쌍에 연결하고, 디세이블 될 때 대응하는 상기 IO 라인 쌍을 상기 DIO 라인 쌍에서 분리하고, 상기 그라운드 전압으로 프리 디스차지 하는 것을 특징으로 하는 임베디드 메모리 장치의 데이터 입출력 회로.
  5. 제4항에 있어서, 상기 IO 라인 선택회로들 각각은,
    상기 IO 라인 쌍과 상기 DIO 라인 쌍 사이에 연결되고, 상기 먹싱 신호에 응답하여 온/오프되는 스위칭 회로들; 및
    상기 스위칭 회로가 오프될 때, 상기 먹싱 신호에 응답하여 상기 IO 라인 쌍을 상기 그라운드 전압으로 프리 디스차지 하는 IO 프리 디스차지 회로들을 구비하는 것을 특징으로 하는 임베디드 메모리 장치의 데이터 입출력 회로.
  6. 제5항에 있어서,
    상기 스위칭 회로들은 전송 게이트들인 것을 특징으로 하는 임베디드 메모리 장치의 데이터 입출력 회로.
  7. 제4항에 있어서,
    상기 비트라인 센스앰프부 그룹들은 제2 설정수의 칼럼 선택 라인들을 공유하고,
    상기 비트라인 센스앰프부 그룹들 각각은,
    상기 서브 메모리셀 블록의 비트 라인들과 각각 연결되고, 상기 제1 설정 수의 IO 라인 쌍들 중 한 쌍의 IO 라인에 연결되는 상기 제2 설정수의 비트라인 센스앰프부들을 포함하고,
    상기 제2 설정수의 비트라인 센스앰프부들은 라이트 동작시 상기 한 쌍의 IO 라인이 상기 IO 라인 선택회로에 의해 데이터 입력 패스로서 선택되지 않을 때, 상기 비트 라인들과 상기 한 쌍의 IO 라인 사이에 형성되는 전류 패스를 차단하는 것을 특징으로 하는 임베디드 메모리 장치의 데이터 입출력 회로.
  8. 제7항에 있어서, 상기 제2 설정수의 비트라인 센스앰프부들 각각은,
    상기 비트 라인들 중 한 쌍의 비트 라인에 연결되고, 상기 한 쌍의 비트 라인을 소정의 전압으로 프리차지 하는 비트라인 프리차지 회로들;
    상기 한 쌍의 비트 라인의 전압을 증폭하는 센스 앰프 회로들;
    리드 동작시 제1 칼럼 선택 신호에 응답하여 인에이블되고, 상기 한 쌍의 비트 라인의 전압에 대응하는 전류를 상기 한 쌍의 IO 라인에 흘리는 제1 게이트 회로; 및
    라이트 동작시 제2 칼럼 선택 신호에 응답하여 인에이블되고, 상기 한 쌍의 IO 라인으로부터 수신되는 상기 기입 데이터 신호를 상기 한 쌍의 비트 라인에 전달하는 제2 게이트 회로를 구비하고,
    상기 제2 게이트 회로는 상기 한 쌍의 IO 라인이 상기 데이터 입력 패스로서 선택되지 않을 때, 상기 한 쌍의 비트 라인과 상기 한 쌍의 IO 라인 사이에 형성되는 전류패스를 차단하는 것을 특징으로 하는 임베디드 메모리 장치의 데이터 입출력 회로.
  9. 제8항에 있어서, 상기 제2 게이트 회로는,
    상기 제2 칼럼 선택 신호에 응답하여 인에이블되고, 상기 기입 데이터 신호를 상기 한 쌍의 비트 라인에 전달하는 게이트부; 및
    상기 한 쌍의 IO 라인과 상기 게이트부 사이에 연결되고, 상기 한 쌍의 IO 라인이 상기 데이터 입력 패스로서 선택될 때, 상기 한 쌍의 IO 라인으로부터 수신되는 상기 기입 데이터 신호를 상기 게이트부에 전달하고, 상기 한 쌍의 IO 라인이 상기 데이터 입력 패스로서 선택되지 않을 때, 상기 한 쌍의 비트 라인에서 상기 한 쌍의 IO 라인으로 흐르는 전류 패스를 차단하는 전류 차단부를 구비하는 것을 특징으로 하는 임베디드 메모리 장치의 데이터 입출력 회로.
  10. 제9항에 있어서,
    상기 전류 차단부는 상기 한 쌍의 IO 라인에 크로스 커플링된(cross coupled) 복수의 NMOS 트랜지스터들을 포함하는 것을 특징으로 하는 임베디드 메모리 장치의 데이터 입출력 회로.
  11. 제9항에 있어서,
    상기 전류 차단부는 상기 한 쌍의 IO 라인에 다이오드 커넥션(diode connection)되는 복수의 NMOS 트랜지스터들을 포함하는 것을 특징으로 하는 임베디드 메모리 장치의 데이터 입출력 회로.
  12. 제8항에 있어서, 상기 제2 게이트 회로는,
    상기 제2 칼럼 선택 신호에 응답하여 인에이블되고, 상기 한 쌍의 IO 라인으로부터 상기 기입 데이터 신호를 수신하는 게이트부; 및
    상기 게이트부와 상기 한 쌍의 비트 라인 사이에 연결되고, 상기 한 쌍의 IO 라인이 상기 데이터 입력 패스로서 선택될 때, 상기 게이트부로부터 수신되는 상기 기입 데이터 신호를 상기 한 쌍의 비트 라인에 전달하고, 상기 한 쌍의 IO 라인이 상기 데이터 입력 패스로서 선택되지 않을 때, 상기 한 쌍의 비트 라인에서 상기 한 쌍의 IO 라인으로 흐르는 전류 패스를 차단하는 전류 차단부를 구비하는 것을 특징으로 하는 임베디드 메모리 장치의 데이터 입출력 회로.
  13. 제12항에 있어서,
    상기 전류 차단부는 상기 게이트부에 다이오드 커넥션되는 복수의 NMOS 트랜지스터들을 포함하는 것을 특징으로 하는 임베디드 메모리 장치의 데이터 입출력 회로.
  14. 제1항의 데이터 입출력 회로를 구비하는 것을 특징으로 하는 임베디드 메모리 장치.
  15. 워드 라인들을 공유하는 서브 메모리셀 블록들에 각각 한 쌍씩 배치되는 IO 라인들, 상기 서브 메모리셀 블록들 각각의 비트 라인들과 상기 서브 메모리셀 블록들 각각에 대응하는 한 쌍의 상기 IO 라인 사이에 연결되는 비트라인 센스앰프부 그룹들, 및 각각 설정 수씩의 상기 IO 라인들과 연결되는 데이터 입출력부를 구비하는 데이터 입출력 회로의 데이터 입출력 방법에 있어서,
    (a) 초기 상태에서, 상기 IO 라인들 전체를 그라운드 전압으로 프리 디스차지하는 단계;
    (b) 독출 커맨드 신호 또는 기입 커맨드 신호가 인에이블될 때, 상기 IO 라인들 중 일부를 데이터 입출력 패스로서 선택하고, 선택된 상기 IO 라인들을 내부 전압으로 프리차지 하는 단계;
    (c) 상기 (b) 단계에서 상기 데이터 입출력 패스로서 선택되지 않은 상기 IO 라인들을 상기 그라운드 전압으로 계속 프리 디스차지하는 단계; 및
    (d) 추가의 독출 커맨드 신호 또는 추가의 기입 커맨드 신호가 인에이블될 때, 상기 (b)단계와 상기 (c)단계를 반복 수행하는 단계를 포함하는 것을 특징으로 하는 데이터 입출력 방법.
  16. 제15항에 있어서,
    (e) 상기 (b) 단계에서 상기 기입 커맨드 신호가 인에이블될 때, 상기 비트 라인들과 상기 데이터 입출력 패스로서 선택되지 않은 상기 IO 라인 사이에 형성되는 전류 패스를 차단하는 단계를 더 포함하는 것을 특징으로 하는 데이터 입출력 방법.
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