KR20050026270A - 식각정지막으로 연결홀의 저측면에 경사를 갖는 반도체소자의 제조 방법들 - Google Patents

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Abstract

상, 하부 도전층을 연결하는 연결홀 저측면에 식각 정지막을 잔류시켜 경사면을 형성한다. 이를 위해, 하부 전도층을 갖는 반도체 기판 상에 식각정지막 및 층간절연막을 차례로 형성한다. 상기 층간절연막을 선택적으로 식각하여 상기 식각정지막의 일부를 노출시킨다. 상기 노출된 식각정지막의 일부를 제거하여 상기 식각정지막에 단차를 형성한다. 상기 식각정지막의 단차는 상기 노출된 오목부 및 상기 층간절연막으로 덮인 볼록부의 경계로 이루어진다. 상기 층간절연막의 일부분을 제거하여 상기 식각정지막의 볼록부의 일부분을 노출시킨다. 상기 노출된 오목부 및 볼록부를 이방성 식각하여, 상기 하부 전도층을 노출시키며 그 저측면에 잔류된 상기 식각정지막으로부터 제공되는 경사를 갖는 연결홀을 형성한다.

Description

식각정지막으로 연결홀의 저측면에 경사를 갖는 반도체 소자의 제조 방법들{Methods of fabricating a semiconductor device having a slope at lower side of interconnection hole with an etch stopping layer}
본 발명은 반도체 소자 제조 분야에 관한 것으로, 보다 상세하게 식각정지막으로 연결홀의 저측면에 경사를 갖는 반도체 소자의 제조 방법들에 관한 것이다.
고성능의 고집적 반도체 소자는 다층 구조의 금속배선을 이용하여 상, 하층간의 소자를 연결한다. 종래 반도체 소자 공정에서 금속배선 재료로 이용되고 있는 알루미늄(Al)은 일렉트로마이그레이션(electromigration), 낮은 융점(melting point) 등의 문제로 인하여 고집적 반도체 소자의 제조에 적합하지 않다. 이에 따라, 구리와 같이 알루미늄보다 상대적으로 일렉트로마이그레이션 특성이 양호하고, 저항이 낮으며, 융점이 높은 금속의 이용이 제안되고 있다.
다층 구조의 금속배선은 비아홀을 통하여 서로 연결되는데, 높은 종횡비(aspect ratio)를 갖는 고집적 반도체 소자의 비아홀 내에 보이드(void)의 발생 없이 금속막을 형성하는 것이 매우 중요하다. 금속막은 물리기상증착법(physical vapor deposition), 화학기상증착법(chemical vapor deposition) 또는 전기도금법(electrochemical deposition) 등의 기술을 사용하여 형성할 수 있다. 그러나, 각 금속의 특성에 따라 형성 방법에 제약이 따른다. 예를 들어, 물리기상증착법을 사용하여 구리막을 형성할 경우, 스텝 커버리지(step coverage) 특성이 불량하여 구리막이 채워지는 비아홀 또는 콘택홀의 입구에 오버행(overhang)이 발생한다. 화학기상증착법을 사용하여 구리막을 형성하는 경우 증착과정에서 비휘발성 CuCl2 고체가 생성되는 문제점이 있다.
상술한 문제점들은 전기도금법을 사용함으로써 극복할 수 있다. 포리스(Poris)는 "선택적 금속 전기침전(Selective metal electrodeposition)" 명칭의 미국특허번호 5,256,274에서 전기도금법을 이용한 구리막 형성 방법을 제시한 바 있다.
이하, 첨부된 도 1a 내지 도 1f, 도 2a 및 도 2b, 그리고 도 3을 참조하여 전기도금법을 이용한 종래 금속 배선 형성 방법을 설명한다.
도 1a를 참조하면, 소자분리막(11), 게이트 전극(12) 및 절연막 스페이서(13)를 포함하는 하부구조 형성이 완료된 반도체 기판(10) 상에 식각정지막(etch stopping layer)(14) 및 층간절연막(15)을 차례로 형성한다.
도 1b를 참조하면, 상기 층간절연막(15)을 선택적으로 식각하여, 상기 층간절연막(15) 내에 상기 식각정지막(14)을 노출시키는 적어도 하나의 예비 비아홀(15a)을 형성한다.
도 1c를 참조하면, 상기 예비 비아홀(15a) 저면에 노출된 식각정지막(14)을 제거하여, 상기 게이트 전극(12)을 노출시키는 비아홀(15b)을 형성한다.
도 1d를 참조하면, 물리기상증착법으로 씨드막(seed layer)(16)을 형성하여, 상기 비아홀(15b) 형성이 완료된 상기 층간절연막(15) 및 상기 노출된 게이트 전극(12)을 덮는다. 상기 씨드막(16)은 후속으로 실시되는 전기도금 공정에서 전극과 연결된다. 상기 씨드막(16) 형성 전에 금속확산방지막을 형성할 수도 있다.
이어서 도 1e에 보이는 바와 같이, 전기도금법으로 상기 씨드막(16) 상에 구리막 등의 금속막(17)을 형성함으로써, 상기 비아홀(15b)을 채운다.
다음으로 도 1f에 보이는 바와 같이, CMP(chemical mechanical polishing) 공정을 실시하여 상기 비아홀(15b) 내에 상기 씨드막(16) 및 금속막(17)을 잔류시켜, 씨드막 패턴(16a) 및 금속막 패턴(17a)을 형성한다.
도 2a 및 도 2b는 각각 도 1d의 'A' 부분 확대도로서, 도 2a는 상기 식각정지막(14)을 이방성 식각하여 제거한 경우를 보이고, 도 2b는 상기 식각정지막(14)을 습식식각하여 제거한 경우를 보인다.
도 2a에 보인 바와 같이 이방성 식각으로 상기 식각정지막(14)을 제거한 경우, 비아홀(15b) 저면은 수직한 프로파일(vertical profile)(30)을 갖게 된다. 도 2b에 보이는 바와 같이 상기 식각정지막(14)을 습식식각으로 제거할 경우에는 상기 비아홀(15b) 저면이 언더 컷(under cut)프로파일(40)을 갖기도 한다. 이와 같이 비아홀(15b) 저면이 수직 또는 언더 컷 프로파일을 갖게되는 경우, 물리기상증착으로 형성되는 상기 씨드막(16)의 스텝 커버리지가 양호하지 못하다.
도 3은 도 1e의 'A' 부분 확대도로서, 상기 스텝 커버리지가 양호하지 않은 씨드막(16) 상에 전기도금법으로 금속막(17)을 형성한 경우를 보이고 있다. 상기 씨드막(16)의 스텝 커버리지가 불량한 영향으로, 비아홀(15b)이 상기 금속막(17)으로 완전히 채워지지 않아 보이드가(50)가 발생한다. 또한, 상기 씨드막(16)의 스텝 커버리지가 양호하지 못할 경우, 상기 전기도금법으로 형성되는 상기 금속막(17)의 들뜸, 갈라짐(delamination)이 발생하는 문제점이 있다. 아울러, 상기 보이드(50)가 발생할 경우에는, 상기 보이드(50) 내에 전해질(electrolyte)이 잔류된다. 이에 따라, 전해질에 의한 금속막(17)의 부식(corrosion)이 발생하거나 후속으로 실시되는 열처리 과정에서 액체의 전해질로부터 가스가 발생하여 금속막(17)의 파열(explosion)이 발생하는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 식각정지막으로 연결홀의 저측면에 경사를 갖는 반도체 소자의 제조 방법들을 제공하는데 있다.
본 발명의 일 양태에 따른 반도체 소자의 제조 방법은, 하부 전도층을 갖는 반도체 기판 상에 식각정지막 및 층간절연막을 차례로 형성하는 것을 포함한다. 상기 층간절연막을 선택적으로 식각하여 상기 식각정지막의 일부를 노출시킨다. 노출된 상기 식각정지막의 일부를 제거하여 상기 식각정지막에 단차(step)를 형성한다. 상기 단차는 상기 노출된 식각정지막으로 이루어지는 오목부 및 상기 층간절연막으로 덮인 식각정지막으로 이루어지는 볼록부의 경계로 이루어진다. 상기 층간절연막의 일부분을 제거하여 상기 볼록부의 일부분을 노출시킨다. 상기 노출된 오목부 및 볼록부를 이방성 식각하여, 상기 하부 전도층을 노출시키며 그 저측면에 잔류된 상기 식각정지막으로부터 제공되는 경사를 갖는 연결홀을 형성한다.
본 발명의 다른 양태에 따른 반도체 소자의 제조 방법은, 하부 금속배선이 형성된 반도체 기판 상에 식각정지막 및 금속배선간 절연막을 차례로 형성하는 것을 포함한다. 상기 금속배선간 절연막을 선택적으로 식각하여 상기 식각정지막의 일부를 노출시키는 제1 예비 비아홀을 형성한다. 상기 노출된 식각정지막의 일부분을 제거하여 상기 식각정지막에 단차를 형성한다. 상기 단차는 상기 제1 예비 비아홀 저면에 노출된 오목부 및 상기 금속배선간 절연막으로 덮인 볼록부의 경계로 이루어진다. 상기 금속배선간 절연막의 일부분을 제거하여 상기 제1 예비 비아홀로부터 확장되어 상기 오목부 및 상기 볼록부의 일부분을 노출시키는 제2 예비 비아홀을 형성한다. 상기 제2 예비 비아홀은 상부영역과 하부영역으로 이루어진다. 상기 제2 예비 비아홀 내에 희생막을 형성한다. 상기 금속배선간 절연막을 선택적으로 식각하여 상기 제2 예비 비아홀의 상부영역으로부터 확장되며 상기 제2 예비 비아홀의 하부영역과 연결되는 트렌치를 형성한다. 상기 희생막을 제거하여 상기 제2 예비 비아홀의 하부영역 저면의 상기 오목부 및 상기 볼록부의 일부분을 다시 노출시킨다. 상기 노출된 오목부 및 볼록부를 이방성 식각하여, 상기 하부 금속배선을 노출시키며 그 저측면에 잔류된 상기 식각정지막으로부터 제공되는 경사를 갖는 비아홀을 형성한다. 상기 비아홀을 갖는 금속배선간 절연막 및 상기 노출된 하부 금속배선을 덮는 씨드막을 형성한다. 상기 씨드막 상에 전기도금법으로 금속막을 형성한다. 상기 금속막 및 상기 씨드막을 패터닝한다.
본 발명의 또 다른 양태에 따른 반도체 소자의 제조 방법은, 하부 금속배선이 형성된 반도체 기판 상에 식각정지막 및 금속배선간 절연막을 차례로 형성하는 것을 포함한다. 상기 금속배선간 절연막을 선택적으로 식각하여 상기 식각정지막의 일부를 노출시키는 제1 예비 비아홀을 형성한다. 상기 제1 예비 비아홀은 상부영역과 하부영역으로 이루어진다. 상기 노출된 식각정지막의 일부분을 제거하여 상기 식각정지막에 단차를 형성한다. 상기 단차는 상기 제1 예비 비아홀 저면에 노출된 오목부 및 상기 금속배선간 절연막으로 덮인 볼록부의 경계로 이루어진다. 상기 제1 예비 비아홀 내에 희생막을 형성한다. 상기 금속배선간 절연막을 선택적으로 식각하여 상기 제1 예비 비아홀의 상부영역으로부터 확장되며 상기 제1 예비 비아홀의 하부영역과 연결되는 트렌치를 형성한다. 상기 희생막을 제거하여 상기 제1 예비 비아홀 저면에 상기 오목부를 노출시킨다. 상기 금속배선간 절연막의 일부분을 제거하여 상기 제1 예비 비아홀의 하부영역으로부터 확장되어 상기 오목부 및 상기 볼록부의 일부분을 노출시키는 제2 예비 비아홀을 형성한다. 상기 노출된 오목부 및 볼록부를 이방성 식각하여, 상기 하부 금속배선을 노출시키며 그 저측면에 잔류된 상기 식각정지막으로부터 제공되는 경사를 갖는 비아홀을 형성한다. 상기 비아홀이 형성된 상기 금속배선간 절연막 및 상기 노출된 하부 금속배선을 덮는 씨드막을 형성한다. 상기 씨드막 상에 전기도금법으로 금속막을 형성한다. 상기 금속막 및 상기 씨드막을 패터닝한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
이하, 도 4a 내지 도 4g 그리고 도 5a 내지 도 5e를 참조하여 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명한다. 도 5a 내지 도 5e는 각각 도 4b 내지 도 4f의 'A' 부분 확대도이다.
도 4a를 참조하면, 소자분리막(110), 하부 전도층인 게이트 전극(120) 및 절연막 스페이서(130)를 포함하는 하부구조 형성이 완료된 반도체 기판(100) 상에 식각정지막(140) 및 층간절연막(150)을 차례로 형성한다.
상기 식각정지막(140)은 상기 층간절연막(150)에 대해 식각 선택비를 갖는 물질로 형성하는 것이 바람직하다. 한편, 상기 식각정지막(140)은 후속 공정에서 형성되는 금속막 내의 금속 원자가 상기 층간절연막(150)으로 확산되는 것을 방지하는 금속확산방지막으로서도 역할한다. 본 실시예에서, 상기 식각정지막(140)은 실리콘 질화막(SiN), 실리콘 탄화막(SiC) 및 BCB(BenzoCycloButene) 유기절연막으로 이루어지는 그룹에서 선택된 어느 하나로 형성한다. 상기 식각정지막(140)은 500 Å 내지 1000 Å 두께로 형성한다.
상기 층간절연막(150)은 반도체 소자의 동작속도를 향상시키기 위하여 저유전체막(low-k dielectric layer)으로 형성하는 것이 바람직하다. 본 실시예에서, 상기 층간절연막(150)은 FSG(fluorinated silicate glass), SiOC 및 유기, 무기 계열의 SOD(spin on dielectric)으로 이루어지는 그룹에서 선택된 어느 하나로 형성한다.
도 4b 및 도 5a를 참조하면, 상기 식각정지막(140)이 노출될 때까지 상기 층간절연막(150)을 선택적으로 식각하여 적어도 하나의 제1 예비 비아홀(preliminary via hole)(155a)을 형성한다. 상기 제1 예비 비아홀(155a)은 상기 게이트 전극(120) 상의 상기 식각정지막(140)을 노출시킨다.
상기 제1 예비 비아홀(155a)의 저면에 노출된 상기 식각정지막(140)의 일부를 제거하여, 상기 식각정지막(140)에 단차(step)(141)를 형성한다. 본 실시예에서, 300 Å 내지 500 Å 두께의 상기 식각정지막(140)을 제거하여 상기 단차(141)를 형성한다. 상기 식각정지막의 단차(141)는 상기 제1 예비 비아홀(155a)의 저면에 노출된 오목부(Ⅰ)와 상기 층간절연막(150)으로 덮인 볼록부(Ⅱ)의 경계로 이루어진다.
상기 식각정지막의 단차(141)는 상기 층간절연막(150)을 식각하여 상기 제1 예비 비아홀(155a)을 형성하는 과정에서 과도식각(over etch)으로 상기 식각정지막(140)의 일부를 제거하여 형성하거나, 추가의 식각공정으로 상기 식각정지막(140)의 일부를 제거하여 형성한다.
도 4c 및 도 5b를 참조하면, 예비 비아홀 확장 공정을 실시하여, 상기 제1 예비 비아홀(155a)로부터 확장된 제2 예비 비아홀(155b)을 형성한다.
상기 예비 비아홀 확장 공정은, 플라즈마를 이용한 건식식각 또는 HF 용액을 이용한 습식식각으로 상기 제1 예비 비아홀(155a) 형성이 완료된 상기 층간절연막(150)의 일부를 제거하는 것으로 이루어진다. 상기 예비 비아홀 확장 공정에 따라 상기 층간절연막(150)으로 덮여져 있던 상기 식각정지막(140)의 볼록부(Ⅱ)의 일부분이 상기 제2 예비 비아홀(155b)의 저면에 노출된다. 따라서, 제2 예비 비아홀(155b)의 저면에 노출되는 상기 식각정지막(140)의 두께가 영역별로 달라지게 된다. 즉, 도 5b에 보이는 바와 같이 상기 제2 예비 비아홀(155b) 저면에 노출되는 상기 식각정지막(140)의 오목부(Ⅰ)의 두께(d1)는 볼록부(Ⅱ)의 두께(d2) 보다 얇다. 도 4c 및 도 5b에서 참조번호 '150a' 및 '150b'는 각각 상기 예비 비아홀 확장 공정 전, 후의 상기 층간절연막의 표면을 나타낸다.
도 4d 및 도 5c를 참조하면, 상기 제2 예비 비아홀(155b) 저면의 상기 식각정지막(140)을 이방성 식각하여 하부 전도층인 게이트 전극(120)을 노출시키는 비아홀(155c)을 형성한다.
이때, 비아홀(155c)의 저측면들(lower sides)에 상기 식각정지막(140)이 잔류하여 경사(S)가 형성된다. 즉, 상술한 바와 같이 상기 제2 예비 비아홀(155b) 저면에 노출되는 상기 식각정지막(140)의 오목부(Ⅰ)의 두께(d1)는 상기 볼록부(Ⅱ)의 두께(d2) 보다 얇다. 또한, 상기 이방성 식각 초기에는 상기 식각정지막(140)의 단차(141)의 모서리 부분에서 상대적으로 활발한 식각이 진행된다. 상기 이방성 식각의 진행에 따라 식각정지막(140)의 표면이 'E1', 'E2', 'E3'로의 변화를 거쳐 최종적으로 'E4'에 도달하게 되면, 도 5c에 보이는 바와 같이, 비아홀(155c)의 저측면에 경사(S)를 갖는 식각정지막(140)이 잔류하게 된다. 즉, 상기 노출된 오목부(Ⅰ)와 볼록부(Ⅱ)의 두께 차이에 의해, 상기 비아홀(155c)의 측면에서 중심방향으로 갈수록 두께가 감소하는 식각정지막(140)이 상기 비아홀(155c)의 저측면에 잔류되어 경사(S)가 형성된다.
도 4e 및 도 5d를 참조하면, 물리기상증착법을 사용하여 금속확산방지막(160) 및 씨드막(170)을 차례로 형성하여 상기 비아홀(155c)이 형성된 상기 층간절연막(150) 및 상기 노출된 게이트 전극(120)을 덮는다. 상기 씨드막(170)은 후속의 전기도금법을 이용한 금속막 형성 과정에서 전극과 연결된다. 경우에 따라 상기 금속확산방지막(160)의 형성은 생략될 수도 있다. 본 실시예에서, 상기 금속확산방지막(160)은 TiN 또는 TaN으로 형성한다. 상기 씨드막(170)은 Cu를 150 Å 내지 350 Å 두께로 증착하여 형성한다. 한편, 상술한 과정에 따라 상기 비아홀(155c)의 저측면에 상기 식각정지막(140)을 잔류시켜 경사(S)를 형성함으로써, 스텝 커버리지(step coverage)가 양호한 상기 금속확산방지막(160) 및 씨드막(170)을 얻을 수 있다.
도 4f 및 도 5e를 참조하면, 전기도금법으로 상기 씨드막(170) 상에 금속막(180)을 형성한다. 본 실시예에서, 상기 금속막(180)으로서 구리막을 형성한다. 이때, 전해질로는 H2SO4CuCl 용액을 사용하고, 1 A 내지 10 A의 전류 및 20 ℃ 내지 25 ℃ 온도조건에서 상기 구리막을 형성한다.
도 4g를 참조하면, 상기 금속막(180), 상기 씨드막(170) 및 상기 금속확산방지막(160)을 패터닝하여 금속 배선을 형성한다. 상기 금속막(180)의 종류에 따라 사진식각 공정 또는 CMP(chemical mechanical polishing) 공정을 이용하여 상기 패터닝을 실시한다. 본 실시예에서는, 상기 층간절연막(150)의 표면이 노출될 때까지 상기 금속막(180), 씨드막(170) 및 금속확산방지막(160)을 연마하여 상기 비아홀(155c) 내에 금속막 패턴(181), 씨드막 패턴(171) 및 금속확산방지막 패턴(161)을 형성한다.
전술한 본 발명의 실시예에서는 연결홀의 예로서 비아홀 형성의 경우를 설명하였지만, 상기 비아홀을 대신하여 콘택홀을 형성하는 경우에도 본 발명을 적용할 수 있다. 이 경우, 반도체 기판에 형성된 도핑영역이 상기 콘택홀 저면에 노출된다.
또한, 본 발명은 듀얼 다마신(dual damascene) 공정을 이용한 금속배선 형성 방법에 이용될 수도 있다.
이하, 도 6a 내지 도 6h를 참조하여 본 발명의 제2 실시예에 따른 반도체 소자의 금속배선 형성 방법을 설명한다.
도 6a를 참조하면, 하부 전도층(310)이 형성된 반도체 기판(300) 상에 식각정지막(320) 및 층간절연막(330)을 형성한다. 상기 하부 전도층(310)은 상기 반도체 기판(300) 표면에 형성된 도핑층일 수도 있다. 상기 식각정지막(320)은 상술한 본 발명의 제1 실시예의 식각정지막(140)과 동일한 기능을 하며, 동일한 물질로 형성할 수 있다.
이어서, 상기 층간절연막(330) 상에 트렌치 식각마스크(350)를 형성한다. 상기 트렌치 식각마스크(350)는 상부 금속배선 영역을 정의하는 개구부(351)를 갖는다.
도 6b를 참조하면, 상기 개구부(351) 저면에 노출된 상기 층간절연막(330)의 일부를 식각하여 예비 트렌치(611)를 형성한다.
한편, 상기 예비 트렌치(611) 형성을 위한 식각의 종료 시점은, 상기 층간절연막(330)의 식각률 및 식각 시간에 따라 결정될 수 있다. 또는 상기 예비 트렌치(611) 저면의 높이에 트렌치 식각정지막(도시하지 않음)을 형성하여 식각 종료 시점을 결정할 수도 있다. 이 경우 상기 층간절연막(330)은 상기 트렌치 식각정지막 상, 하부에 형성된다. 상기 트렌치 식각정지막을 형성하는 경우는, 상부 금속배선의 두께에 따라 상기 트렌치 식각정지막의 형성 높이가 결정된다.
도 6c를 참조하면, 상기 트렌치 식각마스크(350)를 제거한다. 이어서, 상기 예비 트렌치(611) 형성이 완료된 상기 층간절연막(330) 상에 콘택홀 식각마스크(355)를 형성하여 상기 예비 트렌치(611) 저면의 상기 층간절연막(330)을 노출시킨다.
도 6d를 참조하면, 상기 식각정지막(320)이 노출될 때까지 상기 층간절연막(330)을 선택적으로 식각하여, 상기 층간절연막(330)을 통과하며 상기 예비 트렌치(611)와 연결되는 제1 예비 콘택홀(621)을 형성한다.
이어서, 상기 제1 예비 콘택홀(621)의 저면에 노출된 상기 식각정지막(320)의 일부를 제거하여, 상기 식각정지막(320)에 단차(321)를 형성한다. 본 실시예에서, 300 Å 내지 500 Å 두께의 상기 식각정지막(320)을 제거하여 상기 단차(321)를 형성한다. 상기 식각정지막의 단차(321)는 상기 제1 예비 콘택홀(621)의 저면에 노출된 오목부(Ⅰ)와 상기 층간절연막(330)으로 덮인 볼록부(Ⅱ)의 경계로 이루어진다. 상기 식각정지막(320)의 단차(321)는 상기 층간절연막(330)을 식각하여 상기 제1 예비 콘택홀(621)을 형성하는 과정에서 과도식각으로 상기 식각정지막(320)의 일부를 제거하여 형성하거나, 추가의 식각공정으로 상기 식각정지막(320)의 일부를 제거하여 형성한다.
다음으로, 상기 콘택홀 식각마스크(355)를 제거한다.
도 6e를 참조하면, 예비 콘택홀 확장 공정을 실시하여 상기 제1 예비 콘택홀(621)로부터 확장된 제2 예비 콘택홀(622)을 형성한다.
상기 예비 콘택홀 확장 공정은, 플라즈마를 이용한 건식식각 또는 HF 용액을 이용한 습식식각으로 상기 제1 예비 콘택홀(621) 형성이 완료된 층간절연막(330)의 일부를 제거하는 것으로 이루어진다. 상기 예비 콘택홀 확장 공정에 따라 상기 층간절연막(330)으로 덮여져 있던 상기 식각정지막(320)의 볼록부(Ⅱ)의 일부가 상기 제2 예비 콘택홀(622) 저면에 노출된다.
상기 예비 콘택홀 확정 공정에서 상기 층간절연막(330)이 일부 제거됨에 따라 상기 예비 트렌치(611)의 확장도 함께 발생하여 트렌치(610)가 형성된다. 도 6e에서 참조번호 '330a' 및 '330b'은 각각 예비 콘택홀 확장 공정 전, 후의 층간절연막 표면을 나타낸다.
도 6f를 참조하면, 상기 제2 예비 콘택홀(622) 저면의 상기 식각정지막(320)을 이방성 식각하여 상기 하부 전도층(310)을 노출시키며 상기 트렌치(610)와 연결되는 콘택홀(620)을 형성한다. 이때 상기 오목부(Ⅰ)와 볼록부(Ⅱ)의 두께 차이에 의해 상기 콘택홀(620)의 저측면에 경사(S1)를 갖는 식각정지막(320)이 잔류한다.
한편, 상기 이방성 식각 과정에서 상기 트렌치(610)와 상기 콘택홀(620) 각 입구 부분의 상기 층간절연막(330)이 물리적으로 식각되어 부수적으로 경사(S2, S3)가 형성된다.
도 6g를 참조하면, 물리기상증착법을 사용하여 금속확산방지막(360) 및 씨드막(370)을 차례로 형성하여, 상기 콘택홀(620) 형성이 완료된 상기 층간절연막(330) 및 상기 노출된 하부 전도층(310)을 덮는다.
상술한 과정에 따라 콘택홀(620) 저측면에 경사를 갖는 식각정지막(320)을 잔류시킴으로써 스텝 커버리지가 양호한 상기 금속확산방지막(360) 및 씨드막(370)을 얻을 수 있다.
도 6h를 참조하면, 전기도금법으로 상기 씨드막(370) 상에 금속막(380)을 형성한다. 상기 금속막(380)은 상술한 제1 실시예의 금속막(180)과 동일한 방법으로 형성한다.
도 6i를 참조하면, 상기 층간절연막(330)의 표면이 노출될 때까지 상기 금속막(380), 씨드막(370) 및 금속확산방지막(360)을 연마하여 상기 트렌치(610) 및 상기 콘택홀(620)에 상기 금속막(380), 씨드막(370) 및 금속확산방지막(360)을 잔류시킴으로써, 상기 트렌치(610) 및 상기 콘택홀(620) 내에 각각 상부금속배선(615) 및 플러그(plug)(625)를 형성한다.
듀얼 다마신 공정에서 트렌치 형성 전에 예비 연결홀을 형성할 수도 있다.
이하, 도 7a 내지 도 7g를 참조하여 본 발명의 제3 실시예에 따른 반도체 소자의 금속배선 형성 방법을 설명한다.
도 7a를 참조하면, 하부 전도층(310)을 갖는 반도체 기판(300) 상에 식각정지막(320) 및 층간절연막(330)을 형성한다. 본 실시예에서, 상기 하부 전도층(310)으로서 하부 금속배선을 형성한다. 이 경우, 상기 층간절연막(330)은 금속배선간 절연막(inter metal dielectric)으로서 역할한다.
도 7b를 참조하면, 상기 식각정지막(320)이 노출될 때까지 상기 층간절연막(330)을 선택적으로 식각하여, 상기 층간절연막(330)을 통과하는 제1 예비 비아홀(711)을 형성한다.
상기 제1 예비 비아홀(711)의 저면에 노출된 상기 식각정지막(320)의 일부를 제거하여, 상기 식각정지막(320)에 단차(321)를 형성한다. 상기 식각정지막의 단차(321)는 상기 제1 예비 비아홀(711)의 저면에 노출된 오목부(Ⅰ)와 상기 층간절연막(330)으로 덮인 볼록부(Ⅱ)의 경계로 이루어진다. 상기 식각정지막(320)의 단차(321)는 상기 층간절연막(330)을 식각하여 상기 제1 예비 비아홀(711)을 형성하는 과정에서 과도식각으로 상기 식각정지막(320)의 일부를 제거하여 형성하거나, 추가의 식각공정으로 상기 식각정지막(320)의 일부를 제거하여 형성한다.
도 7c를 참조하면, 예비 비아홀 확장 공정을 실시하여 상기 제1 예비 비아홀(711)로부터 확장된 제2 예비 비아홀(712)을 형성한다. 상기 제2 예비 비아홀(712)은 상부영역(upper region)(U)과 하부영역(lower region)(L)으로 나뉘어진다. 상기 상부영역(U)은 후속에서 형성되는 상부 금속배선 영역에 포함되며, 상기 하부영역(L)은 상부금속배선과 하부금속배선간을 연결하는 비아 영역에 포함된다.
상기 예비 비아홀 확장 공정은, 플라즈마를 이용한 건식식각 또는 HF 용액을 이용한 습식식각으로 상기 제1 예비 비아홀(711) 형성이 완료된 층간절연막(330)의 일부를 제거하는 것으로 이루어진다. 상기 예비 비아홀 확장 공정에 따라 상기 층간절연막(330)으로 덮여져 있던 상기 식각정지막(320)의 볼록부(Ⅱ)의 일부가 상기 제2 예비 비아홀(712) 저면에 노출된다.
도 7d를 참조하면, 상기 제2 예비 비아홀(712)의 적어도 상기 하부영역(L) 내에 희생막(340)을 형성한다. 상기 희생막(340) 형성이 완료된 반도체 기판(300) 상부에 트렌치 식각마스크(350)를 형성한다. 상기 트렌치 식각마스크(350)는 상부 금속배선 영역을 정의하는 개구부(351)를 갖는다. 상기 개구부(351)는 상기 제2 예비 비아홀(712) 상에 형성되며, 상기 제2 예비 비아홀(712) 보다 상대적으로 넓은 폭을 갖는다.
한편, 상기 희생막(340)은 상기 층간절연막(330)의 손상없이 제거 가능한 물질로 형성하는 것이 바람직하다. 본 실시예에서, 상기 희생막(340)은 i-라인(i-line) 파장의 광으로 노광되는 포토레지스트(photoresist) 등의 유기 또는 무기 계열의 물질을 스핀 코팅(spin coating)하여 형성한다. 이와 같이 스핀 코팅으로 상기 희생막(340)을 형성할 경우, 도 7d에 보이는 바와 같이, 상기 층간절연막(330)의 상부면이 상기 희생막(340)으로 덮일 수도 있다.
도 7e를 참조하면, 상기 트렌치 식각마스크(350)로 덮이지 않은 상기 희생막(340) 및 상기 층간절연막(330)의 일부를 식각하여 트렌치(720)를 형성한다. 상기 트렌치(720)의 깊이는 후속으로 형성되는 상부 금속배선의 두께와 일치한다. 상기 트렌치(720)는 상기 제2 예비 비아홀(712)의 상기 상부 영역(U)으로부터 확장되어 형성되며, 상기 제2 예비 비아홀(712)의 하부 영역(L)과 연결된다. 한편, 상기 제2 예비 비아홀(712)의 상부 영역(U)에 상기 희생막(340)이 채워졌던 경우, 상기 층간절연막(330)의 식각 과정에서 상기 제2 예비 비아홀(712)의 상부 영역(U)의 상기 희생막(340)도 함께 제거되고, 상기 제2 예비 비아홀(712)의 하부 영역(L)은 그 내부에 채워진 상기 희생막(340)에 의해 손상되지 않고 보호된다.
한편, 상기 트렌치(720) 형성을 위한 식각의 종료 시점은, 상기 층간절연막(330)의 식각률 및 식각 시간에 따라 결정될 수 있다. 또는 상기 트렌치(720) 저면의 높이에 식각정지막을 형성하여 식각 종료 시점을 결정할 수도 있다. 이 경우 상기 층간절연막(330)은 상기 식각정지막 상, 하부에 형성된다.
도 7f를 참조하면, 상기 트렌치 식각마스크(350) 및 상기 희생막(340)을 제거하여 상기 제2 예비 비아홀(712) 저면에 상기 식각정지막(320)의 볼록부(Ⅱ)의 일 부분을 다시 노출시킨다.
도 7g를 참조하면, 상기 제2 예비 비아홀(712) 저면의 상기 식각정지막(320)을 이방성 식각하여 상기 하부 금속배선(310)을 노출시키는 비아홀(710)을 형성한다. 이때 상기 오목부(Ⅰ)와 볼록부(Ⅱ)의 두께 차이에 의해 상기 비아홀(710) 저측면에 경사(S1)를 갖는 식각정지막(320)이 잔류한다.
한편, 상기 이방성 식각 과정에서 상기 트렌치(720)와 상기 비아홀(710) 각 입구 부분의 상기 층간절연막(330)이 물리적으로 식각되어 부수적으로 경사(S2, S3)가 형성된다.
도 7h를 참조하면, 물리기상증착법을 사용하여 금속확산방지막(360) 및 씨드막(370)을 차례로 형성하여, 상기 비아홀(710) 및 상기 트렌치(720) 형성이 완료된 상기 층간절연막(330) 및 상기 노출된 하부 전도층(310)을 덮는다.
상술한 과정에 따라 비아홀(710) 저측면에 경사(S1)를 갖는 식각정지막(320)을 잔류시킴으로써 스텝 커버리지가 양호한 상기 금속확산방지막(360) 및 씨드막(370)을 얻을 수 있다.
도 7i를 참조하면, 상기 씨드막(370) 상에 상술한 제2 실시예와 동일한 방법으로 금속막(380)을 형성한다.
도 7j를 참조하면, 상기 층간절연막(330)의 표면이 노출될 때까지 상기 금속막(380), 상기 씨드막(370) 및 상기 금속확산방지막(360)을 연마하여, 상기 트렌치(720) 및 상기 비아홀(710) 내에 상기 금속막(380), 상기 씨드막(370) 및 상기 금속확산방지막(360)을 잔류시킴으로써, 상기 트렌치(720) 및 상기 비아홀(710) 내에 각각 상부금속배선(725) 및 비아(715)를 형성한다.
듀얼 다마신을 이용한 금속배선 형성 공정에서, 식각정지막의 볼록부를 노출시키는 예비 비아홀 확장 공정은 희생막 제거 후에 실시될 수도 있다.
이하, 도 8a 내지 도 8e를 참조하여 본 발명의 제4 실시예에 따른 금속배선 형성 방법을 설명한다.
도 8a를 참조하면, 하부 전도층(310)으로서 하부 금속배선이 형성된 반도체 기판(300) 상에 식각정지막(320) 및 금속배선간 절연막으로서 역할하는 층간절연막(330)을 형성한다. 상기 식각정지막(320)이 노출될 때까지 상기 층간절연막(330)을 선택적으로 식각하여 제1 예비 비아홀(811)을 형성한다. 상기 제1 예비 비아홀(811)의 저면에 노출된 상기 식각정지막(320)의 일부를 제거하여, 상기 제1 예비 비아홀(811)의 저면에 노출된 오목부(Ⅰ)와 상기 층간절연막(330)으로 덮인 볼록부(Ⅱ)의 경계로 이루어지는 단차(321)를 상기 식각정지막(320)에 형성한다.
한편, 상기 제1 예비 비아홀(811)은 상부영역(U)과 하부영역(L)으로 나뉘어진다. 상기 상부영역(U)은 후속에서 형성되는 상부 금속배선 영역에 포함되며, 상기 하부영역(L)은 상부금속배선과 하부금속배선간을 연결하는 비아 영역에 포함된다.
이어서, 상기 제1 예비 비아홀(811)의 적어도 상기 하부영역(L) 내에 희생막(340)을 형성한다. 상기 희생막(340) 형성이 완료된 상기 반도체 기판(300) 상부에 트렌치 식각마스크(350)를 형성한다. 상기 트렌치 식각마스크(350)는 상부 금속배선 형성 영역을 정의하는 개구부(351)를 갖는다. 상기 개구부(351)는 상기 제1 예비 비아홀(811) 상에 형성되며, 상기 제1 예비 비아홀(811) 보다 상대적으로 넓은 폭을 갖도록 형성한다.
도 8b를 참조하면, 상기 층간절연막(330)의 일부분을 식각하여 트렌치(820)를 형성한다. 상기 트렌치(820)는 상기 제1 예비 비아홀(811)의 상기 상부 영역(U)으로부터 확장되어 형성되며, 상기 제1 예비 비아홀(811)의 하부 영역(L)과 연결된다. 한편, 상기 제1 예비 비아홀(811)의 상부 영역(U)에 상기 희생막(340)이 채워져 있는 경우, 상기 층간절연막(330)의 식각 과정에서 상기 제1 예비 비아홀(811) 상부 영역(U)의 상기 희생막(340)도 함께 제거되고, 상기 제1 예비 비아홀(811)의 하부 영역(L)은 그 내부에 채워진 상기 희생막(340)에 의해 손상되지 않고 보호된다.
도 8c를 참조하면, 상기 트렌치 식각마스크(350) 및 상기 희생막(340)을 제거하여 상기 제1 예비 비아홀(811) 저면에 상기 식각정지막(320)을 노출시킨다.
도 8d를 참조하면, 예비 비아홀 확장 공정을 실시하여 상기 제1 예비 비아홀(811)로부터 확장된 제2 예비 비아홀(812)을 형성한다. 상기 제2 예비 비아홀(812) 형성에 따라 상기 층간절연막(330)으로 덮여져 있던 상기 식각정지막(320)의 볼록부(Ⅱ) 일 부분이 상기 제2 예비 비아홀(812)의 저면에 노출된다. 상기 예비 비아홀 확장 공정은, 상기 층간절연막(330)의 일부를 제거하는 것으로 이루어진다. 따라서, 상기 예비 비아홀 확정 공정에서, 상기 트렌치(820)의 확장도 부수적으로 발생된다. 도 8d에서 참조번호 '330a' 및 '330b'은 각각 예비 비아홀 확장 전, 후의 층간절연막 표면을 나타낸다.
도 8e를 참조하면, 상기 제2 예비 비아홀(812) 저면의 상기 식각정지막(320)을 이방성 식각하여 비아홀(810)을 형성한다. 이때 상기 비아홀(810)의 저측면에 식각정지막(320)이 잔류하며, 이때 상기 노출된 오목부(Ⅰ)와 볼록부(Ⅱ)의 두께 차이에 의해 상기 비아홀(810) 저측면에 경사(S)를 갖는 식각정지막(320)이 잔류한다.
이후, 전술한 본 발명의 제2 실시예에 따라 금속확산방지막, 씨드막 및 금속막 형성 등의 후속 공정을 진행한다.
상술한 바와 같이 이루어지는 본 발명은, 연결홀 저면의 식각정지막에 경사를 형성함으로써 상기 연결홀 저면을 덮는 씨드막의 스텝 커버리지를 향상시킬 수 있다. 이에 따라, 씨드막 상에 전기도금법으로 금속막을 형성하는 과정에서 비아홀 내에 보이드가 발생하는 것을 방지할 수 있어, 소자의 신뢰성을 향상시킬 수 있다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 금속배선 형성 공정 단면도들이다.
도 2a 및 도 2b는 종래 기술에 따른 식각정지막의 제거 후 비아홀 저면의 프로파일들을 보이는 단면도들이다.
도 3은 종래 기술에 따라 형성된 비아홀 내에 보이드가 형성되는 것을 보이는 단면도이다.
도 4a 내지 도 4g는 본 발명의 제1 실시예에 따른 금속배선 형성 공정 단면도들이다.
도 5a 내지 도 5e는 각각 도 4b 내지 도 4f의 'A' 부분 확대도이다.
도 6a 내지 도 6i는 본 발명의 제2 실시예에 따른 금속배선 형성 공정 단면도들이다.
도 7a 내지 도 7j는 본 발명의 제3 실시예에 따른 금속배선의 비아홀 형성 공정 단면도들이다.
도 8a 내지 도 8e는 본 발명의 제4 실시예에 따른 금속배선의 비아홀 형성 공정 단면도들이다.
* 도면의 주요 부분에 대한 도면 부호의 설명 *
100, 300: 반도체 기판 120: 게이트 전극
140, 320: 식각정지막 141, 321: 단차
150, 330: 층간절연막 155a, 711, 811: 제1 예비 비아홀
155b, 712, 812: 제2 예비 비아홀 155c, 710, 810: 비아홀
170, 370: 씨드막 180, 380: 금속막
310: 하부전도층 621: 제1 예비 콘택홀
622: 제2 예비 콘택홀 620: 콘택홀
610, 611, 820: 트렌치

Claims (35)

  1. 하부 전도층을 갖는 반도체 기판 상에 식각정지막 및 층간절연막을 차례로 형성하고,
    상기 층간절연막을 선택적으로 식각하여 상기 식각정지막의 일부를 노출시키고,
    노출된 상기 식각정지막의 일부를 제거하여 상기 식각정지막에 단차(step)를 형성하되, 상기 단차는 상기 노출된 식각정지막으로 이루어지는 오목부 및 상기 층간절연막으로 덮인 식각정지막으로 이루어지는 볼록부의 경계로 이루어지고,
    상기 층간절연막의 일부분을 제거하여 상기 볼록부의 일부분을 노출시키고,
    상기 노출된 오목부 및 볼록부를 이방성 식각하여, 상기 하부 전도층을 노출시키며 그 저측면에 잔류된 상기 식각정지막으로부터 제공되는 경사를 갖는 연결홀을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 식각정지막의 단차는 상기 층간절연막을 선택적으로 식각하여 상기 식각정지막의 일부를 노출시키면서 과도식각을 실시하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 연결홀을 갖는 층간절연막 및 상기 하부 전도층을 덮는 씨드막을 형성하고,
    상기 씨드막 상에 전기도금법으로 금속막을 형성하고,
    상기 금속막 및 상기 씨드막을 패터닝하는 것을 더 포함하는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 씨드막은 물리기상증착방법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 3 항에 있어서,
    상기 씨드막을 형성하기 전, 상기 연결홀을 갖는 층간절연막 및 상기 노출된 하부 전도층을 덮는 금속확산방지막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 3 항에 있어서,
    상기 금속막 및 상기 씨드막을 패터닝하는 것은 상기 층간절연막이 노출될 때까지 연마하는 것을 포함하는 반도체 소자의 제조 방법.
  7. 제 5 항에 있어서,
    상기 금속확산방지막은 물리기상증착법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 식각정지막은, 실리콘 질화막, 실리콘 탄화막 및 BCB 유기절연막으로 이루어지는 그룹에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 층간절연막은 FSG, SiOC 및 유기, 무기 계열의 SOD로 이루어지는 그룹에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 층간절연막은 플라즈마를 이용한 건식식각으로 제거하여 상기 볼록부의 일부분을 노출키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 9 항에 있어서,
    상기 층간절연막은 HF 용액을 이용한 습식식각으로 제거하여 상기 볼록부의 일부분을 노출시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 1 항에 있어서,
    상기 식각정지막의 일부를 노출시키기 전,
    상기 층간절연막을 선택적으로 식각하여 트렌치를 형성하는 것을 더 포함하고,
    상기 식각정지막의 일부를 노출시키는 것은,
    상기 트렌치가 형성된 상기 층간절연막의 일부를 제거하는 것을 포함하는 반도체 소자의 제조 방법.
  13. 제 12 항에 있어서,
    상기 연결홀 및 상기 트렌치를 갖는 층간절연막과 상기 하부 전도층을 덮는 씨드막을 형성하고,
    상기 씨드막 상에 전기도금법으로 금속막을 형성하고,
    상기 금속막 및 상기 씨드막을 패터닝하는 것을 더 포함하는 반도체 소자의 제조 방법.
  14. 제 13 항에 있어서,
    상기 씨드막을 형성하기 전, 상기 연결홀을 갖는 층간절연막 및 상기 노출된 하부 전도층을 덮는 금속확산방지막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제 14 항에 있어서,
    상기 확산방지막 및 상기 씨드막은 물리기상증착방법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 하부 금속배선이 형성된 반도체 기판 상에 식각정지막 및 금속배선간 절연막을 차례로 형성하고,
    상기 금속배선간 절연막을 선택적으로 식각하여 상기 식각정지막의 일부를 노출시키는 제1 예비 비아홀을 형성하고,
    상기 노출된 식각정지막의 일부분을 제거하여 상기 식각정지막에 단차를 형성하되, 상기 단차는 상기 제1 예비 비아홀 저면에 노출된 오목부 및 상기 금속배선간 절연막으로 덮인 볼록부의 경계로 이루어지고,
    상기 금속배선간 절연막의 일부분을 제거하여 상기 제1 예비 비아홀로부터 확장되어 상기 오목부 및 상기 볼록부의 일부분을 노출시키는 제2 예비 비아홀을 형성하되, 상기 제2 예비 비아홀은 상부영역과 하부영역으로 이루어지고,
    상기 제2 예비 비아홀 내에 희생막을 형성하고,
    상기 금속배선간 절연막을 선택적으로 식각하여 상기 제2 예비 비아홀의 상부영역으로부터 확장되며 상기 제2 예비 비아홀의 하부영역과 연결되는 트렌치를 형성하고,
    상기 희생막을 제거하여 상기 제2 예비 비아홀의 하부영역 저면의 상기 오목부 및 상기 볼록부의 일부분을 다시 노출시키고,
    상기 노출된 오목부 및 볼록부를 이방성 식각하여, 상기 하부 금속배선을 노출시키며 그 저측면에 잔류된 상기 식각정지막으로부터 제공되는 경사를 갖는 비아홀을 형성하고,
    상기 비아홀을 갖는 금속배선간 절연막 및 상기 노출된 하부 금속배선을 덮는 씨드막을 형성하고,
    상기 씨드막 상에 전기도금법으로 금속막을 형성하고,
    상기 금속막 및 상기 씨드막을 패터닝하는 것을 포함하는 반도체 소자의 제조 방법.
  17. 제 16 항에 있어서,
    상기 식각정지막의 단차는 상기 제1 예비 비아홀을 형성하면서 과도식각을 실시하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제 16 항에 있어서,
    상기 씨드막은 물리기상증착법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제 18 항에 있어서,
    상기 씨드막을 형성하기 전, 상기 비아홀을 갖는 금속배선간 절연막 및 상기 노출된 하부 금속배선을 덮는 금속확산방지막을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  20. 제 19 항에 있어서,
    상기 금속확산방지막은 물리기상증착법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  21. 제 16 항에 있어서,
    상기 식각정지막은 실리콘 질화막, 실리콘 탄화막 및 BCB 유기절연막으로 이루어지는 그룹에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  22. 제 21 항에 있어서,
    상기 금속배선간 절연막은 FSG, SiOC 및 유기, 무기 계열의 SOD로 이루어지는 그룹에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  23. 제 22 항에 있어서,
    상기 금속배선간 절연막은 플라즈마를 이용한 건식식각으로 제거하여 상기 볼록부의 일부분을 노출키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  24. 제 22 항에 있어서,
    상기 금속배선간 절연막은 HF 용액을 이용한 습식식각으로 제거하여 상기 볼록부의 일부분을 노출시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  25. 제 17 항에 있어서,
    상기 트렌치는 상기 제2 예비 비아홀과 중첩되며 상기 제2 예비 비아홀 보다 폭이 넓은 개구부를 갖는 식각마스크를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  26. 하부 금속배선이 형성된 반도체 기판 상에 식각정지막 및 금속배선간 절연막을 차례로 형성하고,
    상기 금속배선간 절연막을 선택적으로 식각하여 상기 식각정지막의 일부를 노출시키는 제1 예비 비아홀을 형성하되, 상기 제1 예비 비아홀은 상부영역과 하부영역으로 이루어지고,
    상기 노출된 식각정지막의 일부분을 제거하여 상기 식각정지막에 단차를 형성하되, 상기 단차는 상기 제1 예비 비아홀 저면에 노출된 오목부 및 상기 금속배선간 절연막으로 덮인 볼록부의 경계로 이루어지고,
    상기 제1 예비 비아홀 내에 희생막을 형성하고,
    상기 금속배선간 절연막을 선택적으로 식각하여 상기 제1 예비 비아홀의 상부영역으로부터 확장되며 상기 제1 예비 비아홀의 하부영역과 연결되는 트렌치를 형성하고,
    상기 희생막을 제거하여 상기 제1 예비 비아홀 저면에 상기 오목부를 노출시키고,
    상기 금속배선간 절연막의 일부분을 제거하여 상기 제1 예비 비아홀의 하부영역으로부터 확장되어 상기 오목부 및 상기 볼록부의 일부분을 노출시키는 제2 예비 비아홀을 형성하고,
    상기 노출된 오목부 및 볼록부를 이방성 식각하여, 상기 하부 금속배선을 노출시키며 그 저측면에 잔류된 상기 식각정지막으로부터 제공되는 경사를 갖는 비아홀을 형성하고,
    상기 비아홀이 형성된 상기 금속배선간 절연막 및 상기 노출된 하부 금속배선을 덮는 씨드막을 형성하고,
    상기 씨드막 상에 전기도금법으로 금속막을 형성하고,
    상기 금속막 및 상기 씨드막을 패터닝하는 것을 포함하는 반도체 소자의 제조 방법.
  27. 제 26 항에 있어서,
    상기 식각정지막의 단차는 상기 제1 예비 비아홀을 형성하면서 과도식각을 실시하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  28. 제 26 항에 있어서,
    상기 씨드막은 물리기상증착법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  29. 제 26 항에 있어서,
    상기 씨드막을 형성하기 전, 상기 비아홀을 갖는 금속배선간 절연막 및 상기 노출된 하부금속배선을 덮는 금속확산방지막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  30. 제 29 항에 있어서,
    상기 금속확산방지막은 물리기상증착법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  31. 제 26 항에 있어서,
    상기 식각정지막은 실리콘 질화막, 실리콘 탄화막 및 BCB 유기절연막으로 이루어지는 그룹에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  32. 제 31 항에 있어서,
    상기 금속배선간 절연막은 FSG, SiOC 및 유기, 무기 계열의 SOD로 이루어지는 그룹에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  33. 제 32 항에 있어서,
    상기 금속배선간 절연막은 플라즈마를 이용한 건식식각으로 제거하여 상기 볼록부의 일부분을 노출키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  34. 제 32 항에 있어서,
    상기 금속배선간 절연막은 HF 용액을 이용한 습식식각으로 제거하여 상기 볼록부의 일부분을 노출시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  35. 제 27 항에 있어서,
    상기 트렌치는 상기 제1 예비 비아홀과 중첩되며 상기 제1 예비 비아홀 보다 폭이 넓은 개구부를 갖는 식각마스크를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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