KR20050023240A

KR20050023240A - 자주 링 발진기를 사용한 임의 파형 합성기

Info

Publication number: KR20050023240A
Application number: KR10-2004-7015474A
Authority: KR
Inventors: 칼레이아담엘
Original assignee: 타임랩 코포레이션
Priority date: 2002-03-25
Filing date: 2002-03-25
Publication date: 2005-03-09
Also published as: CN1628294A; EP1488507B1; US6377094B1; AU2002306864A8; CN1327372C; JP2005522081A; KR100879587B1; AU2002306864A1; WO2003084051A2; EP1488507A2; US6664832B2; US20020190760A1; US7425875B2; JP4300471B2; USRE41981E1; ATE526635T1; WO2003084051A3; US20050163206A1; EP1488507A4

Abstract

파형 발생기는 자주 링 발진기, 알게브라 모듈, 스위칭 모듈 및 출력 모듈을 포함한다. 자주 링 발진기는 루프로 접속된 복수의 지연 소자와, 지연 소자 사이에 배치된 복수의 탭을 포함하며, 각각의 탭은 고유한 위상의 발진 전환 신호를 제공한다. 알게브라 모듈은 입력 신호에 응답하여 임의 파형의 제1 상승 에지를 나타내주는 출력 신호를 발생한다. 스위칭 모듈은 알게브라 데이타 출력 포트와 전기적으로 통신하는 스위치 입력 포트와, 자주 링 발진기 탭과 전기적으로 통신하는 복수의 스위치 탭 입력 포트와, 스위치 출력 포트를 포함한다. 스위치 출력 포트에서, 스위치 모듈은 스위치 입력 포트에서 수신된 제1 상승 에지를 나타내주는 신호에 응답하여 복수의 자주 링 발진기 탭 중의 하나로부터 선택된 제1 전환 신호를 제공한다. 출력 모듈은 스위치 출력 포트와 전기적으로 통신하는 전환 신호 입력 포트와, 알게브라 데이타 출력 포트와 전기적으로 통신하는 윈도우 입력 포트와, 알게브라 모듈의 클럭 입력 포트와 전기적으로 통신하는 파형 출력 포트를 갖는다. 출력 모듈은 출력 모듈의 전환 신호 입력 포트에서 수신된 제1 전환 신호와 윈도우 입력 포트에서 수신된 제1 상승 에지의 신호에 응답하여 파형 출력 포트에서 임의 파형을 생성한다.

Description

자주 링 발진기를 사용한 임의 파형 합성기{AN ARBITRARY WAVEFORM SYNTHESIZER USING A FREE-RUNNING RING OSCILLATOR}

본 발명은 전반적으로 파형 생성의 분야에 관한 것으로, 보다 구체적으로는 자주 링 발진기를 사용하여 임의 파형을 발생하기 위한 방법 및 장치에 관한 것이다.

시간의 단위 또는 거리의 단위를 더 작은 단위로 저렴하게 분할하는 것이 요망되는 다수의 경우가 존재한다. 예를 들어, 범위 검출기(range detector)에서, 인출 신호와 인입 신호간에 경과된 시간은 나노초의 단위로 매우 짧을 것이며, 경과 시간을 카운트하기 위해 표준의 기준 클럭을 사용하는 것은 부정확한 카운트를 야기하여 부정확한 거리 계산을 초래할 것이다.

또 다른 예로, 레이저 프린터에서는 고해상도를 위해 소정 라인 셀내의 다양한 거리에서 백색에서 흑색으로의(또는 그 반대로의) 전환을 제공하는 것이 종종 요망된다. 이에 대해서는 본 발명의 참고 자료로 통합된 미국 특허번호 5,109,283호에 설명되어 있다. 그러나, 프린터의 픽셀 클럭 속도인 10㎒로 클럭이 맞추어진 백색에서 흑색으로 또는 흑색에서 백색으로의 신호는 프린터의 레이저 다이오드에서 소정 프린트 셀내의 인쇄 전환을 정확하게 제어하기에 충분할 정도로 미세하게 결정되지 못한다. 더 고속의 클럭은 비용이 과도하여 고해상도 그래픽 이미지에 요구된 높은 시간 분해능(high temporal resolution)에서의 인쇄 전환(예를 들어, 마이크론 단위의 프린트 셀 거리에는 1 나노초)을 기준으로 하지 못하거나, 및/또는 기준으로 이용 가능하지 않다.

상기한 문제점에 대한 한가지 해결 방안은 자주 발진기(a free-running oscillator)(또한, 루프 발진기하고도 함)를 통합한 장치를 사용하는 것이다. 이러한 해결 방안은 미국 특허번호 제5,793,709호 및 제5,903,522호에 개시되어 있으며, 이들 특허 또한 본 발명의 참고자료로 통합된다. 그러나, CD-RW, DVD, 통신 및 레이다 분야의 응용장치에 대한 신호 조건으로써 더 높은 주파수와 정밀도의 전환 에지가 요구됨에 따라, 한계가 드러나고 있다. 회로 전도 경로 길이와 구현 하드웨어에 있어서의 상이함이 두드러지게 된다. 기준 클럭의 주파수에 기초한 알게브라 클럭(algebra clock)은 알게브라 회로에 의해 이루어지는 계산의 속도를 제한한다. 자주 루프 발진기("루프")의 속도를 계산하는 외부 회로 또한 알게브라 회로에 의해 이루어지는 계산의 속도를 제한한다. 그 출력을 사용하는 소자는 동기화 신호가 사용될 때에 출력 신호에서의 갑작스럽고 예측 불가능한 전환을 감당하지 못할 수도 있을 것이다.

본 발명은 이러한 요구를 해결한다.

도 1a는 본 발명의 일실시예에 대한 하이 레벨 블록도이다.

도 1b는 도 1a에 도시된 자주 루프 발진기의 탭으로부터의 신호에 대한 타이밍도이다.

도 2는 추가 모듈을 도시하고 있는 본 발명의 일실시예에 대한 하이 레벨 블록도이다.

도 3은 도 2에 도시된 지연 소자 모듈의 일실시예에 대한 상세 블록도이다.

도 4는 본 발명의 다른 실시예에 대한 하이 레벨 블록도이다.

도 5는 본 발명의 알게브라 모듈의 일실시예에 대한 상세 블록도이다.

도 6은 도 5에 도시된 주기 적분기 모듈의 일실시예에 대한 상세 블록도이다.

도 7은 도 5에 도시된 루프 평균화 모듈의 일실시예에 대한 상세 블록도이다.

도 8은 도 5에 도시된 클럭 도메인 전달 모듈의 일실시예에 대한 상세 블록도이다.

도 9a는 도 5에 도시된 동기화 모듈의 일실시예에 대한 상세 블록도이다.

도 9b는 도 9a에 도시된 동기 디바운서 모듈(debouncer module)의 일실시예에 대한 상세 블록도이다.

도 10a는 본 발명의 스위칭 모듈의 일실시예에 대한 상세 블록도이다.

도 10b는 도 10a에 도시된 발란스 멀티플렉서 모듈(balanced mux module)의 일실시예에 대한 상세 블록도이다.

도 11은 본 발명의 미세 지연 모듈의 일실시예에 대한 상세 블록도이다.

도 12는 본 발명의 출력 모듈의 일실시예에 대한 상세 블록도이다.

도 13은 도 12에 도시된 캐치업 모듈, 윈도우화 모듈 및 에지 플립플롭의 일실시예에 대한 상세 블록도이다.

도 14는 도 12에 도시된 위상 합성 모듈의 일실시예에 대한 상세 블록도이다.

도 15는 도 14에 도시된 발란스드 XOR 모듈(balanced XOR module)의 일실시예에 대한 상세 블록도이다.

도 16은 본 발명의 일실시예를 통한 신호 전파의 타이밍도이다.

따라서, 본 발명은 상이한 구현 하드웨어 및 일치하지 않는 경로 길이를 보상하는 것을 그 목적으로 한다. 또한, 본 발명은 생성되는 출력 신호에 기초하여 전환 에지 계산을 위한 내부 클럭을 생성하는 것을 그 목적으로 하며, 그 클럭은 기준 클럭보다 더 고속이 될 수 있다. 본 발명은 또한 전환 에지 계산이 오류를 나타낸다면 내부 클럭을 제공하기 위한 와치독(watchdog)을 포함한다. 본 발명은 또한 평균 루프 속도를 내부적으로 계산하여 전체적인 허용 가능한 계산 빈도를 증가시키는 것을 그 목적으로 한다. 본 회로는 또한 정확도를 향상시키기 위해 평균 루프 속도에 기초하여 루프내의 변환 위치를 계산한다. 또한, 본 발명은 출력 위상의 의도적인 변경시에 이전의 출력 파형과 업데이트된 출력 파형을 심리스 연결(seamless link)하는 출력을 생성하는 것을 그 목적으로 한다. CD-RW, DVD, 통신 및 레이다 분야의 응용장치는 더 신속하고 더 정밀한 에지 변환을 필요로 한다.

본 발명은 임의의 파형을 생성하기 위한 방법 및 장치에 관한 것이다. 일 형태에 있어서, 본 발명은 임의의 파형을 생성하기 위한 파형 발생기를 제공한다. 파형 발생기는 자주 링 발진기, 알게브라 모듈, 스위칭 모듈 및 출력 모듈을 포함한다. 자주 링 발진기는 루프로 접속된 복수의 지연 소자 및 이들 지연 소자 사이에 배치된 복수의 탭을 포함하며, 각각의 탭이 고유한 위상의 발진 전환 신호를 제공한다. 알게브라 모듈은 알게브라 데이타 입력 포트, 클럭 입력 포트 및 알게브라 데이타 출력 포트를 포함한다. 알게브라 모듈은 알게브라 데이타 입력 포트에서 수신된 신호에 응답하여 임의 파형의 제1 상승 에지를 나타내주는 신호를 알게브라 데이타 출력 포트에서 발생한다. 스위칭 모듈은 알게브라 데이타 출력 포트와 전기적으로 통신하는 스위치 입력 포트와, 자주 링 발진기 탭과 전기적으로 통신하는 복수의 스위치 탭 입력 포트와, 스위치 출력 포트를 포함한다. 스위치 출력 포트에서, 스위치 모듈은 스위치 입력 포트에서 수신된 제1 상승 에지를 나타내주는 신호에 응답하여 복수의 자주 링 발진기 탭 중의 하나로부터 선택된 제1 전환 신호를 제공한다. 출력 모듈은 스위치 출력 포트와 전기적으로 통신하는 전환 신호 입력 포트와, 알게브라 데이타 출력 포트와 전기적을 통신하는 윈도우 입력 포트와, 알게브라 모듈의 클럭 입력과 전기적으로 통신하는 파형 출력 포트를 포함한다. 출력 모듈은 출력 모듈의 전환 신호 입력 포트에서 수신된 제1 전환 신호와 윈도우 입력 포트에서 수신된 제1 상승 에지의 신호에 응답하여 파형 출력 포트에서 임의 파형을 생성한다.

일실시예에서, 임의 파형 발생기는 기준 클럭 입력 포트 및 탭 입력 포트를 포함하는 루프 평균화 모듈을 포함하며, 탭 입력 포트는 자주 링 발진기에서 복수의 탭에 전기적으로 접속된다. 기준 클럭 입력 포트에서 수신된 기준 클럭 신호에 응답하여, 루프 평균화 모듈은 기준 클럭 신호의 에지간에 발생하는 탭 전환의 수를 카운트하고, 그 카운트에 응답하여 평균 루프 속도를 계산한다. 루프 평균화 모듈은 계산된 평균 루프 속도 및 루프의 복수의 캡쳐 상태에 응답하여 링 발진기의 순간 위상을 추가로 계산한다.

다른 실시예에서, 임의 파형 발생기는 미세 지연 모듈을 포함한다. 미세 지연 모듈은 스위치 출력 포트와 전기적으로 통신하는 신호 입력 포트와, 알게브라 모듈의 알게브라 데이타 출력 포트와 전기적으로 통신하는 선택 입력 포트와, 출력 모듈의 입력 포트와 전기적으로 통신하는 미세 지연 출력 포트를 포함한다. 미세 지연 모듈은 선택 입력 포트에서 수신된 제1 상승 에지의 신호에 응답하여 스위칭 모듈의 스위치 출력 포트에서 출력 모듈의 입력 포트에로의 제1 전환 신호의 전파를 지연시킨다. 출력 모듈의 선택 입력 포트는 미세 지연 모듈을 통해 스위칭 모듈의 스위치 출력과 전기적으로 통신한다.

다른 실시예에서, 알게브라 모듈은 동기화 입력 포트를 포함한다. 알게브라 데이타 입력 포트 및 동기화 입력 포트에서 수신된 신호에 응답하여, 알게브라 모듈은 알게브라 데이타 출력 포트에서 임의 파형내의 제1 상승 에지의 신호를 작성한다. 알게브라 모듈은 그리고 나서 제1 상승 에지의 신호를 생성하며, 제1 상승 에지의 신호는 임의 파형 발생기에서 제1 상승 에지의 심리스 결합이라는 결과로 나타난다.

다른 실시예에서, 지연 소자 중의 하나는 반전 지연 소자이며, 각각의 지연 소자가 동일하게 장착된다. 다른 실시예에서, 적어도 하나의 지연 소자가 테스트 스위치 모듈을 포함한다. 테스트 스위치 모듈은 테스트 제어 입력 포트 및 테스트 데이타 입력 포트를 갖는다. 테스트 제어 입력 포트에서 수신된 신호에 응답하여, 지연 소자는 대응 탭에서 테스트 데이타 입력 포트에서 수신된 신호와 동일한 신호를 생성한다.

다른 실시예에서, 임의 파형 발생기는 보상 모듈을 포함한다. 보상 모듈은 알게브라 모듈과 전기적으로 통신하는 데이타 출력 포트와, 기준 클럭의 소스의 주파수 변경 파라미터를 나타내는 신호를 수신하기 위한 보상 입력 포트를 포함한다. 보상 모듈은 기준 클럭의 소스의 주파수 변경 파라미터와 관련된 기준 클럭의 주파수에서의 변동을 근사(estimation)한다. 보상 모듈은 그리고 나서 이러한 주파수 변동에 응답하여 보상 출력 포트에서 보정 신호를 생성한다. 또 다른 실시예에서, 주파수 변경 파라미터는 기준 클럭의 소스의 온도가 된다. 다른 실시예에서, 주파수 변경 파라미터는 기준 클럭의 소스의 수명(age)이 된다.

다른 실시예에서, 알게브라 모듈은 알게브라 입력 포트에서 수신된 신호에 응답하여 알게브라 데이타 출력 포트에서 임의 파형내의 제1 하강 에지의 제2 신호를 생성하도록 구성된다. 또 다른 실시예에서, 출력 모듈은 윈도우 입력 포트에서 수신된 제1 상승 에지의 오류 신호의 캐치-업 신호(catch-up signal)를 생성하도록 구성된다. 또 다른 실시예에서, 임의 파형 발생기는 CMOS 집적회로내에서 구현된다.

또 다른 실시예에서, 임의 파형 발생기는 증폭기 및 루프 속도 보상기 회로를 포함한다. 증폭기는 링 발진기에 접속된 파워 서플라이로부터의 파워 서플라이 잡음 중의 적어도 하나의 성분을 전방으로 공급하며, 루프 속도 보상기 회로는 증폭기와 전기적으로 연결되어 있다. 일실시예에 있어서, 루프 속도 보상기 회로는 계산된 평균 루프 속도를 증폭된 잡음에 응답하여 조정하기 위해 루프 평균화 모듈과 전기적으로 통신한다. 또 다른 실시예에서, 루프 속도 보상기 회로는 계산된 평균 루프 속도를 증폭된 잡음에 응답하여 조정하기 위해 알게브라 모듈과 전기적으로 통신한다.

다른 실시예에서, 임의 파형 발생기는 복수의 신호 경로의 각각의 경로와 전기적으로 각각 통신하는 복수의 용량성 소자를 포함한다. 각각의 용량성 소자는 제1 신호 경로 상의 전환을 위한 전파 시간이 제2 신호 경로 상의 전환을 위한 전파 시간과 실질적으로 동일하도록 각각의 신호 경로를 통한 전환 신호의 전파에서 각각의 소정 시간 지연량을 생성하도록 각각의 소정 커패시턴스를 갖는다.

또 다른 실시예에서, 복수의 용량성 소자의 각각의 용량성 소자는 대략 50 펨토패럿(femtofarad) 미만의 값을 갖는다. 추가의 실시예에서, 복수의 신호 경로의 각각은 제1 용량성 소자 및 제2 용량성 소자와 전기적으로 통신한다. 또 다른 추가의 실시예에서, 제1 및 제2 용량성 소자는 온도, 공정 및 공급 전압에 대해 상이한 감도(sensitivity)를 갖는다.

또 다른 형태에 있어서, 본 발명은 임의 파형을 생성하기 위한 방법을 제공한다. 임의 파형을 생성하기 위한 방법은 지연 소자의 루프에서 연속적인 시퀀스의 전환을 발생하는 단계와, 루프내의 지연 소자 중의 하나에서 발생하는 전환을 카운트하는 단계와, 요구된 제1 상승 에지 시간과 제1 하강 에지 시간을 결정하는 단계와, 카운트된 전환 및 내부 클럭에 기초한 요구된 제1 상승 에지에 응답하여 연속적인 시퀀스의 전환에서 제1 전환을 선택하는 단계와, 카운트된 전환 및 내부 클럭에 기초한 요구된 제1 하강 에지에 응답하여 연속적인 시퀀스의 전환에서 제2 전환을 선택하는 단계와, 선택된 제1 및 제2 전환을 사용하여 출력 신호를 발생하는 단계와, 출력 신호에 기초하여 내부 클럭 신호를 발생하는 단계를 포함한다.

일실시예에서, 출력 신호를 발생하는 방법은 과거에 발생한 요구된 제1 상승 에지 시간에 응답하여 출력 신호를 발생하기 위해 연속적인 시퀀스의 전환의 각각의 전환을 이용하는 단계를 포함한다.

또 다른 실시예에서, 상기 방법은 입력 기준 클럭에 대한 지연 소자 중의 하나에서의 전환의 평균 속도의 계산을 포함한다.

또 다른 실시예에서, 상기 방법은 계산된 전환의 평균 속도 및 지연 소자의 루프의 복수의 캡쳐 상태에 응답하여 지연 소자의 루프내에서의 순간 위상의 계산을 포함한다.

또 다른 실시예에서, 상기 방법은 복수의 전파 지연량 중의 하나를 선택된 전환에 추가하는 단계를 포함하며, 여기서 복수의 전파 지연량 중의 2개의 지연량간의 차이는 지연 소자의 루프내에서의 지연 소자를 통한 전환의 평균 전파 시간보다 작다.

또 다른 실시예에서, 상기 방법은 외부 동기화 신호를 수신하는 단계와, 수신된 동기화 신호에 응답하여 제1 및 제2 전환의 선택을 수정하는 단계를 포함한다. 추가의 실시예에서, 수정 프로세스는 임의 파형을 생성하기 위해 출력 신호내에 제1 상승 에지의 심리스 결합이 이루어지도록 제1 전환의 선택을 조정하는 단계를 포함한다.

또 다른 실시예에서, 각각의 전환은 극성을 갖는다. 추가의 실시예에서, 전환의 연속적인 시퀀스를 발생하는 단계는 지연 소자로 전환의 극성을 반전시키는 단계를 포함한다. 추가의 실시예에서, 전환의 연속적인 시퀀스의 발생은 지연 소자의 각각에 동일한 부하를 제공한다.

또 다른 실시예에서, 상기 방법은 기준 클럭의 소스의 주파수 변경 파라미터를 나타내는 신호를 수신하는 단계와, 주파수 변경으로 인한 기준 클럭의 어떠한 변동을 판정하는 단계와, 판정된 변동에 응답하여 제1 전환의 선택을 변경하는 단계를 포함한다. 다른 실시예에서, 주파수 변경 파라미터는 기준 클럭의 소스의 온도가 된다. 다른 실시예에서, 주파수 변경 파라미터는 기준 클럭의 소스의 수명(age)이 된다.

또 다른 실시예에서, 상기 방법은 신호 경로를 통한 전환을 위한 전파 시간이 제2 신호 경로를 통한 전환을 위한 전파 시간과 실질적으로 동일하게 되도록 각각의 신호 경로를 통한 전환의 전파에 소정 시간 지연을 추가하는 단계를 포함한다.

기타 다른 목적, 특징 및 장점은 다음의 바람직한 실시예에 대한 상세한 설명 및 첨부 도면을 참조함으로써 명백하게 이해될 것이다.

도 1a는 출력 신호(136)를 생성하기 위해 사용된 임의 파형 발생기(100)를 하이 레벨로 도시하고 있다. 임의 파형 발생기(100)는 자주 루프 발진기(104), 스위칭 모듈(112), 알게브라 모듈(108) 및 출력 모듈(114)을 포함한다. 루프(104)는 스위칭 모듈(112)에 전환 에지를 전송하기 위해 탭을 통해 스위칭 모듈(112)에 전기적으로 접속되어 있다. 알게브라 모듈(108)은 외부 기준 클럭 신호(128) 및 알게브라 데이타 입력 신호(132)를 수신한다. 이들 신호(128, 132)를 이용하여, 알게브라 모듈(108)은 더욱 상세히 후술되는 바와 같이 출력 신호(136)의 다음 전환 에지를 생성하기 위해 어느 전환 에지가 선택될지를 계산한다. 알게브라 모듈(108)은 스위칭 모듈(112) 및 출력 모듈(114)에 전기적으로 접속되어 출력 신호(136)를 생성하기 위해 사용된 계산된 전환 에지를 전송한다. 스위칭 모듈(112)은 알게브라 모듈(108)로부터 전환 에지 정보를 수신하고, 계산된 전환 에지에 대응하는 루프(104)의 탭을 선택한다. 스위칭 모듈은 출력 모듈(114)에 전기적으로 접속되어 선택된 탭으로부터의 전환 에지를 출력 모듈(114)에 전송한다. 출력 모듈은 전환 에지를 수신하여 그것을 출력 신호(136)로서 제공한다.

자주 루프 발진기(104)는 외부 리셋 신호(140)를 위한 입력단과, 일련의 지연 소자 모듈(120a, 120b, 120c, 120o, 120p)(전반적으로 120)과, 적어도 하나의 반전 소자(124)를 포함한다. 이 리셋 신호(140)는 2가지의 상태, 즉 리셋 상태와 실행 상태를 갖는다. 리셋 신호(140)가 리셋 상태에 있는 동안, 루프(104)는 발진하지 않는다. 리셋 신호(140)가 실행 상태로 전환할 때, 루프(104)는 발진을 개시한다. 전환은 제1 지연 소자 모듈(120a)을 통해 다음 지연 소자 모듈(120b)의 입력단으로 전파한다. 지연 소자 모듈(120)의 입력단에서 신호가 수신된 후 얼마 지나지 않아, 신호는 대응 탭 상에 출력된다.

예를 들어, 지연 소자 모듈(120a)의 입력단으로 전환이 전파된 얼마 후에, 전환은 또한 탭 0 상에 나타난다. 전환이 지연 소자 모듈(120a)의 입력단 및 그에 후속하여 다음 지연 소자 모듈(120b)의 입력단에 전파할 때, 전환은 또한 탭 1 상에 나타난다. 이 프로세스는 전환이 최종 지연 소자 모듈(120p) 및 탭 15 까지의 모든 길을 진행할 때 반복된다. 도 1a의 일례의 실시예는 16개의 탭을 도시하고 있다. 탭의 수를 가변할 수 있다. 탭의 개수는 설계시에 고려하여 선택되며, 부분적으로는 요구된 주파수, 이용 가능한 구현 하드웨어 및 알게브라 모듈 계산의 속도에 좌우된다.

도 1b의 일례의 실시예는 전환이 도1a의 대응 탭들 상에 나타날 때의 전환을 도시하고 있다. 도 1b에 도시된 바와 같이, 각각의 탭 상에서의 각각의 전환간에는 대략 300㎰(피코초)의 지연량이 존재한다. 이 지연 시간은 전환이 지연 소자 모듈(120)의 입력단에서 대응 탭의 출력단으로 전파하는데 소요되는 시간을 나타낸다. 이 지연 시간은 본 디자인을 구현하기 위해 사용된 하드웨어에 좌우된다. 도시된 실시예는 0.35 마이크론 공정으로 ASIC 상에 구현된다. 0.25 마이크론 공정의 ASIC은 0.35 마이크론 공정의 ASIC의 지연 시간의 대략 1/2의 지연 시간을 제공할 수 있다. 지연 시간을 더 줄이면, 알게브라 모듈(108)은 출력 신호(136)에서의 전환 에지의 더욱 정밀한 배치를 계산한다. 지연 시간은 설계시에 고려하여 선택되며, 요구된 주파수, 이용 가능한 구현 하드웨어 및 알게브라 모듈 계산의 속도에 좌우된다.

또 다른 실시예에서, 각각의 지연 소자 모듈(120)은 반전 소자를 포함한다. 반전 소자는 모든 다른 탭으로 하여금 루프 둘레의 단일 에지 전파를 위해 반대 방향으로 전환하도록 한다. 예를 들어, 탭 1, 탭 3, 탭 5, 탭 7, 탭 9, 탭 11, 탭 13 및 탭 15는 각각 도 1b에 도시된 바와 같이 로우 상태에서 하이 상태로 전환하는 대신 하이 상태에서 로우 상태로 전환한다. 반전 소자의 사용은 포지티브 전환의 전파 시간이 네거티브 전환의 전파 시간보다 상이하기 때문에 루프 둘레에 더욱 일치하는 전파 시간의 결과로 나타난다. 또한, 반전 소자는 파워 서플라이의 로딩을 더욱 일정하게 한다.

도 2를 참조하면, 전환은 일련의 지연 소자 모듈(120a∼120p)을 통해 전파한다. 최종 지연 소자 모듈(120p)의 출력단에 도달할 때에, 전환은 1 루프(또한, 랩(lap)으로도 지칭됨)를 완료하게 된다. 루프(108)의 일례의 실시예는 최종 지연 소자 모듈(120p)의 출력단에 접속된 반전 논리 소자(208)를 포함한다. 반전 논리 소자(208)는 이전의 지연 소자 모듈(120)의 출력단에 접속된 각각의 지연 소자 모듈(120)에 포함된 반전 논리 소자(404)(도 3)와 유사하다. 이것은 최종 지연 소자 모듈(120p)의 출력이 다른 지연 소자 모듈(120a∼120o)에 유사하게 부하가 걸리도록 하여 각각의 탭 상의 전환 사이의 시간이 유사하게 되도록 한다. 하드웨어 구현의 허용범위 또한 지연 시간이 동일하게 될 수 있는 정도를 결정할 수 있다.

"루핑" 효과를 생성하기 위해, 일련의 지연 소자 모듈(120a, 120b, 120c, 120o, 120p)을 통한 전환의 전파는 반복되어야 한다. 이를 달성하기 위해, 한가지 전환이 선택되고(예를 들어, 지연 소자 모듈(120o)로부터), 반전 소자(124)를 통해 제1 지연 소자 모듈(120a)의 입력단으로 되돌려 보내진다. 사용되는 반전 소자(124)의 수는 선택된 지연 소자 모듈(120)(예를 들어, 지연 소자 모듈(120o))이 제1 지연 소자 모듈(120a)의 반대 방향으로 전환을 출력하는지의 여부에 좌우된다.

예를 들어, 제1 지연 소자 모듈(120a)이 로우에서 하이로 사전에 전환하였고 선택된 전환(예를 들어, 지연 소자 모듈(120o)) 또한 로우에서 하이로 전환하였다면, 경로내의 하나의 인버터(124)가 제1 지연 소자 모듈(120a)의 입력단에 전송된 전환으로 하여금 하이에서 로우로 되도록 할 것이다. 실시예가 인버터 소자를 포함한 지연 소자 모듈(120)을 갖고, 선택된 전환이 제1 지연 소자 모듈(120a)에 대해 이미 반전되었다면, 반대 전환이 제1 지연 소자(120a)에 전송되도록 하기 위해 2개의 인버터 소자(124, 124'(도시되지 않음))가 직렬로 사용된다. 인버터(124)에 접속된 지연 소자 모듈(120o)은, 선택된 지연 소자 모듈(120o)에서부터 제1 지연 소자 모듈(120a)까지 전환의 전파 시간이 선택된 지연 소자 모듈(120o)에서부터 최종 지연 소자 모듈(120p)의 출력단까지의 전환의 전파 시간과 거의 동일하도록 선택된다.

예증의 실시예의 경우, 각각의 지연 소자 모듈(120)은 반전 소자를 포함한다. 2개의 반전 소자(124, 124'(도시되지 않음))를 통한 전파 시간은 2개의 지연 소자 모듈(120)의 전파 시간과 동일하다. 탭 13에 대응하는 지연 소자 모듈(120n)(도시되지 않음)이 선택된다. 지연 소자 모듈(120n)은 제1 지연 소자 모듈(120a)의 반대 전환이며, 그에 따라 정확한 극성을 보장하기 위해 2개의 반전 소자(124, 124')가 요구된다. 타이밍 또한 정확하여, 탭 13에서 탭 15로 전환이 전파하는 시간 동안, 전환 또한 2개의 반전 소자(124, 124')를 경유하여 제1 지연 소자 모듈(120a)의 입력단에 도달한다.

도 2에 도시된 바와 같이, 루프(104)는 또한 랩 카운터 모듈(200) 및 상태 캡쳐 모듈(204)을 포함한다. 알게브라 모듈(108)은 또한 루프 평균화 모듈(212)을 포함한다. 랩 카운터 모듈(200)은 전환 에지가 지연 소자 모듈(120a)을 통해 전파할 때 이 전환 에지를 수신하기 위해 제1 지연 소자 모듈(120a)에 전기적으로 접속된다. 랩 카운터 모듈(200)은 저장된 랩의 수를 전송하기 위해 상태 캡쳐 모듈(204)에 전기적으로 접속된다. 상태 캡쳐 모듈(204)은 기준 클럭 신호(128)를 수신한다. 상태 캡쳐 모듈(204)은 탭과 랩 카운터 모듈(200)의 각각에 전기 접속되어, 기준 클럭 신호(128) 전환에서 루프(104), 탭 및 랩 카운터 모듈(200)의 상태들을 수신하여 저장한다. 상태 캡쳐 모듈(204)은 또한 알게브라 모듈(108)에도 전기적으로 접속되어 저장된 상태 정보(220)를 전송한다. 루프 평균화 모듈(212)은 전송 저장된 상태 정보(220)를 상태 캡쳐 모듈(204)로부터 수신하며, 알게브라 모듈(108) 계산에 사용된 평균 루프 속도를 계산한다.

캡 카운터(200)는 2개의 카운터를 포함한다. 포지티브 에지 카운터(200a)(도시되지 않음)는 포지티브 에지 전환(예를 들어, 논리 로우에서 논리 하이로의 전환)이 제1 지연 소자 모듈(120a)을 통해 전파하는 각각의 시점을 1로 카운트한다. 네거티브 에지 카운터(200b)(도시되지 않음)는 네거티브 에지 전환(예를들어, 논리 하이에서 논리 로우로의 전환)이 제1 지연 소자 모듈(120a)을 통해 전파하는 각각의 시점을 1로 카운트한다. 그러므로, 네거티브 에지 카운터(120b)는 포지티브 에지 카운터(120a)와 위상이 180도 어긋나 있다. 2개의 카운터(200a, 200b)는 하나의 카운터가 업데이트되고 있는 동안에도 임의 파형 발생기(100)의 다른 모듈이 안정하고 정확한 카운터에 액세스하여 랩 번호를 결정하도록 보장하기 위해 사용된다. 각각의 카운터의 크기(즉, 비트수)는 변동 가능하고, 설계시에 고려하여 선택되며, 요구된 주파수, 이용 가능한 구현 하드웨어 및 알게브라 모듈 계산의 속도에 좌우된다. 각각의 카운터는 계수동작(counting)을 유지하며, 그 최대값에 도달할 때 제로로 이월(roll-over)하여 계수동작을 지속한다.

상태 캡쳐 모듈(204)은 기준 클럭 신호(128)를 자신의 클럭으로 사용하는 레지스터(204a)(도시되지 않음)를 포함한다. 기준 클럭 신호(128)의 전환(통상적으로 포지티브 에지 전환)시, 레지스터(204a)는 루프(104)의 상태를 저장한다(또한, "캡쳐한다"로도 지칭됨). 일실시예에서, 레지스터(204a)는 16비트 데이타 워드를 저장한다. 이 실시예에서, 랩 카운터(200)의 값을 위해서는 11비트가 사용된다. 16개의 탭을 나타내기 위해서는 4비트가 사용된다. 이들 4비트는 탭의 상태를 위해 사용되어, 캡쳐시에 전환을 통과시켜 전파시키는 최종 탭을 나타내준다. 1비트는 전환이 제1 지연 소자 모듈(120a)을 통해 전파할때의 전환의 상태(즉, 포지티브 에지인지 네거티브 에지인지)를 나타내기 위해 사용된다. 이 비트는 알게브라 모듈(108)에 의해 선택된 전환 에지가 포지티브 에지인지 네거티브 에지인지의 여부와 스위칭 모듈(112)에 의해 반전될 필요가 있는지의 여부를 판정하기 위해 사용된다.

지연 소자 모듈(120)은 탭에 출력되어 캡쳐되는 전환 에지를 생성한다. 지연 소자 모듈(120) 중의 하나가 도 3에 더욱 상세하게 도시되어 있다. 지연 소자 모듈(120)은 NAND 소자(404)를 포함한다. NAND 소자(404)의 2개의 입력단(408, 412)은 각각 이전 지연 소자 모듈(120) 출력단으로부터의 신호와 논리 하이 신호(424)를 수신한다. 논리 하이 신호는 NAND 소자(404)의 출력이 이전 지연 소자 모듈(120)의 출력단으로부터의 입력 신호(408)의 반전 신호가 되도록 한다.

제1 지연 소자 모듈(120a)(도 2)의 경우, 논리 하이 신호는 리셋 신호(140)에 의해 대체되며, 입력 신호(408)는 이전의 지연 소자(120)가 아닌 반전 출력 소자(124)로부터 수신된다. 리셋 신호(140)가 리셋 상태, 즉 논리 로우 상태에 있을 때, NAND 소자(404)의 출력은 입력 신호(408)에 상관없이 논리 하이가 된다. 자주 루프 발진기(104')의 지연 소자 모듈(120b∼120p)(도 2)의 나머지는 그들의 대응 상태로 되며, 루프(104)는 리셋 신호가 실행 상태인 논리 하이 상태로 전환할 때까지 그 리셋 상태를 유지한다.

NAND 소자(404)의 출력(412)은 다음 지연 소자 모듈(120)에 보내진다. 출력(412)은 또한 인버터(416)에 대한 입력이 된다. 하나의 선택된 지연 소자 모듈(120)(예를 들어, 지연 소자 모듈(120o)(도 2))을 위한 인버터 출력(420)으로부터의 전환은 또 다른 인버터(124)(도 2)에 보내지며, 그리고 나서 루프(104)의 발진을 유지하기 위해 제1 지연 소자 모듈(120a)에 전송된다. 다른 지연 소자 모듈(120a, 120b, 120c, 120p)의 경우, 출력(420)이 접속되지 않는다. 일실시예에서, 인버터(416)는 부하의 균형을 맞추기 위해 지연 소자 모듈(120)의 각각에 포함되며, 각각의 모듈의 접속 여부는 상관없다. 전술된 바와 같이, 지연 소자 모듈(120)의 부하를 가능한 한 유사하고 동일하게 유지하는 것은, 각각의 지연 소자 모듈(120)을 통한 전파 시간을 일정하게 유지한다.

NAND 소자(404)의 출력(412)은 테스트 스위치 모듈(400)에 접속된다. 테스트 스위치 모듈(400)은 테스트 입력 신호(440)를 수신한다. 이 신호(440)의 상태는 테스트 스위치 모듈(400)에 의해 발생된 신호를 결정한다. 예를 들어, 테스트 입력 신호(440)가 NOT 테스트 상태(예를들어, 논리 로우)에 있다면, NAND 소자(428)는 NAND 소자(404)의 출력(412)의 반대 상태를 갖는 신호를 출력한다. NAND 소자(432)는 테스트 데이타 입력 신호(444)에 무관하게 논리 하이를 출력한다. 그러므로, NAND 소자(436)는 NAND 소자(428)의 출력의 반대 상태를 출력하며, 이것은 NAND 소자(404)의 출력(412)의 상태와 동일하다. 테스트 입력 신호(440)가 테스트 상태(예를들어, 논리 하이)에 있다면, NAND 소자(428)는 NAND 소자(404)의 출력(412)에 무관하게 논리 하이를 출력한다. NAND 소자(432)는 테스트 데이타 입력 신호(444)의 반대 상태를 출력한다. 그러므로, NAND 소자(436)는 NAND 소자(432)의 출력의 반대 상태를 출력하며, 이것은 테스트 데이타 입력 신호(444)와 동일한 상태이다.

반전 드라이버(448)는 NAND 소자(436)의 출력을 증폭하며, 이것은 테스트 스위치 모듈(400)의 출력이 된다. 반전 드라이버(448)의 출력은 스위칭 모듈(112)(도 2)에 보내지는 신호(456)이다. 그러므로, 테스트 입력 신호(440)의 상태에 좌우되어, 반전 드라이버(448)의 출력은 NAND 소자(404)의 출력 또는 테스트 데이타 입력 신호(444) 중의 하나의 것의 반대 상태가 된다.

제1 지연 소자 모듈(120a)의 경우, NAND 소자(436)의 출력은 또한 반전 드라이버(452)에의 입력이 된다. 반전 드라이버(452)의 출력은 랩 카운터 모듈(200)에 접속된다. 랩 카운터는 반전 드라이버(452)로부터 출력되는 각각의 전환을 카운트한다. 다른 지연 소자 모듈(120b∼120p)의 경우, 반전 드라이버(452)의 출력은 접속되지 않는다. 일실시예에서, 반전 드라이버(452)는 부하의 균형을 맞추기 위한 목적으로 지연 소자 모듈(120)의 각각에 포함되며, 각각의 모듈의 접속 여부는 상관없다.

도 4는 임의 파형 발생기(100')의 다른 실시예를 도시하고 있다. 임의 파형 발생기(100')는 미세 지연 모듈(310), 보상 모듈(320), 자주 루프 발진기(104')를 추가로 포함하며, 자주 루프 발진기는 상태 캡쳐 모듈(204') 및 알게브라 모듈(108')을 포함하고, 알게브라 모듈을 동기화 모듈(304)을 포함한다. 미세 지연 모듈(310)은 전환 에지를 수신하기 위해 스위칭 모듈(112)에 전기적으로 접속된다. 미세 지연 모듈(310)은 차등 지연량을 지연 소자 모듈(120)을 통한 전파 지연 시간보다 더 작은 전환 에지에 추가한다. 미세 지연 모듈(310)은 추가로 지연된 전환 에지를 출력 모듈(114)에 전송하기 위해 출력 모듈(114)에 전기적으로 접속된다. 보상 모듈(320)은 보상 입력 신호(324)를 수신한다. 보상 모듈은 조정 신호를 전송하기 위해 알게브라 모듈(108')에 전기적으로 접속된다.

일실시예에서, 보상 모듈(320)은 기준 클럭 입력 신호(128)를 생성하는 발진기(즉, 기준 클럭(128)의 소스)의 온도를 나타내는 보상 입력 신호(324)를 수신한다. 보상 모듈(320)은 온도와 주파수의 소정 관계(예를 들어, 탐색표)를 사용하여 보상 입력 신호(324)를 기초로 기준 클럭(128)의 주파수의 변이를 결정한다. 보상 모듈(320)은 조정 신호를 변이 정보와 함께 알게브라 모듈(108')에 출력한다. 변이, 즉 기준 클럭(128) 주기 델타는 요구된 출력 주기(132)에 대수학적으로(algebraically) 추가되어, 초기 또는 시동 지연(an oven or a warm up delay)없이 극히 안정한 시간 기준이 출력 신호(136)로 발생된다.

또 다른 실시예에서, 결정 에이징(crystal aging) 또한 수명 표식 신호(age indicator signal)(예를 들어, 현재 일자)를 보상 입력 신호(324)로써 활용함으로써 유사한 방식으로 보정될 수도 있을 것이다. 보상 모듈(320)은 수명 대 주파수의 소정 관계(예를 들어, 탐색표)를 사용하여 보상 입력 신호(324)를 기초로 기준 클럭(128)의 주파수의 변이를 판정한다.

상태 캡쳐 모듈(204')은 동기화 입력 신호(300)를 수신한다. 상태 캡쳐 모듈(204')은 동기화 신호(300) 전환시에 루프(104') 탭 및 랩 카운터 모듈(200)의 상태들을 수신하여 저장하기 위해 탭과 랩 카운터 모듈(200)의 각각에 전기적으로 접속된다. 상태 캡쳐 모듈(204')은 동기화 신호(300)를 자신의 클럭으로서 사용하는 제2 레지스터(204b)(도시되지 않음)를 포함한다. 동기화 신호(300)의 전환(통상적으로, 포지티브 에지 전환)시에, 제2 레지스터(204b)는 루프(104')의 상태를 저장한다. 일실시예에서, 제2 레지스터(204b)는 16비트 데이타 워드를 저장하며, 그 비트들은 제1 레지스터(204a)에 대해 설명된 바와 같이 사용된다.

상태 캡쳐 모듈(204')은 또한 저장된 상태 정보(330)를 전송하기 위해 알게브라 모듈(108')에 전기적으로 접속된다. 알게브라 모듈(108')의 동기화 모듈(304)은 전송 및 저장된 상태 정보(330)를 상태 캡쳐 모듈(204')로부터 수신하고, 출력 신호(136)가 동기화 신호(300)와 동상을 이루도록 후속 전환 에지의 선택을 계산한다.

도 5는 알게브라 모듈(108')을 더욱 상세하게 도시하고 있다. 알게브라 모듈(108')은 출력 신호(136)의 각각의 전환 에지를 생성하기 위해 루프(104')로부터 요구되는 랩 및 탭을 계산한다. 일실시예에서, 4 채널 알게브라 모듈(108')은 출력 신호(136)의 다음의 2개의 상승 에지 및 그에 대응하는 하강 에지를 계산한다. 제1 상승 에지는 위상0 신호로써 지칭되며, 대응하는 하강 에지는 위상1 신호로써 지칭되고, 제2 상승 에지는 위상2 신호로써 지칭되고, 대응하는 하강 에지는 위상3 신호로써 지칭된다. 도시의 명료화를 위해, 도면에는 위상0 신호를 생성하기 위한 회로가 도시되어 있다. 다른 3개의 위상 신호를 위한 회로는 특별한 언급이 없다면 도시된 것과 유사하다. 4개의 에지를 병렬로 계산함으로써, 알게브라 모듈(108')은 더 고속의 주파수에서 동작하며, 그에 의해 출력 신호(136)가 더 높은 주파수를 갖게 된다. 다른 실시예에서, 요구된 성능에 따라서 4 채널 이상 또는 미만의 채널이 요구된다.

알게브라 모듈(108')은 기준 클럭(128) 및 RISE 클럭(540)을 수신한다. RISE 클럭(540)은 출력 모듈(114)의 위상 합성 모듈(1225)(도 12)로부터 수신된다. RISE 클럭(540)은 출력 신호(136)의 주파수의 1/2이며, 출력 신호(136)의 상승 에지에 대응하는 에지를 갖는다. 알게브라 모듈(108')은 RISE 클럭(540)을 계산을 수행하고 데이타를 레지스터에 저장하기 위한 클럭으로서 사용한다. 알게브라 모듈(108')은 또한 알게브라 데이타 입력 신호(132)를 수신한다. 알게브라 데이타 입력 신호(132)는 기준 클럭 입력 신호(128)의 주기의 배수를 나타내는 데이타 워드(132a)를 포함하며, 그 배수의 곱은 요구된 주기의 출력 신호(136)를 한정한다.

다른 실시예에서, 데이타 워드(132a)는 27 비트 워드이며, 처음 6비트가 배수의 정수를 나타내고, 나머지 21 비트가 배수의 소수를 나타낸다. 27 비트를 사용함으로써 사용자는 출력 신호(136)의 주파수를 1 ppm 정밀도보다 더 우수하게 정할 수 있게 된다. 예를들어, 기준 클럭 입력(128)의 주기의 1/2(즉, 2배의 주파수)인 출력 신호(136)의 경우, 데이타 워드(132a)는 000000.100000000000000000000 가 된다. 기준 클럭 입력(128)의 주기의 1/4(즉, 4배의 주파수)인 출력 신호(136)의 경우, 데이타 워드(132a)는 000000.010000000000000000000 가 된다. 또다른 예에서, 기준 클럭 입력(128)의 주기의 2.25 배(즉, 0.444444...배의 주파수)인 출력 신호(136')의 경우, 데이타 워드(132a)는 000010.00000000000000000000 이 된다.

배수 데이타 워드(132a)는 기준 클럭 신호(128)에 관련하여 다음 상승 에지가 발생할 때를 결정하기 위해 주기 적분기 모듈(500)에 의해 사용된다. 도 6은 주기 적분기 모듈(500)을 더욱 구체적으로 도시하고 있다. 적분기 데이타 워드(132a)는 2개의 소자, 즉 n배 모듈(600) 및 가산기(632')에 입력된다. 배수 데이타 워드(132a)는 기준 클럭 신호(128)에 대하여 각각 제1 상승 에지, 즉 위상0와 제2 상승 에지, 즉 위상2에 대한 요구된 전환을 계산하기 위해 이들 소자(600, 632')에 의해 사용된다. n배 모듈(600)은 배수 데이타 워드(132a)를 IC에 집적된 일실시예에서의 상수만큼 승산한다. 상수는 이후 설명되는 바와 같이 상이한 조건마다 다르다. 사용된 상수는 설계 요건에 의해 결정된다.

도시 예에서, 선택된 상수는 2(정상 상태에 대해), 6(캐치업 모드에 대해) 및 11(동기화 모드에 대해)이다. 정상 상태 하에서, n배 모듈(600)은 위상0 계산이 모든 다른 링 에지를 계산하기 때문에 배수 데이타 워드(132a)에 2를 승산한다. "캐치업"은 이후 설명되는 바와 같이 알게브라 모듈(108')이 다소 잘못 계산하여 이미 발생된 요구된 에지를 요청하는 모드이다. 그 결과, 캐치업 모듈(1205)(도 12)은 알게브라 모듈(108')이 추후에 발생하는 요구된 에지를 캐치업하고 요청할 수 있을 때까지 RISE 클럭(540)이 더 고속으로 작동하도록 한다. 그러므로, 정상 상태 하에서 사용된 2보다 더 큰 상수는 시간을 캐치업할 수 있도록 하기 위해 요구된다. 동기화 모드의 경우, 동기화 신호 후에 그리고 알게브라 모듈(108')이 전환 에지를 위치시키기 전에 발생하는 레이턴시 주기(latency period)가 존재한다. 이 레이턴시 주기는 전환 에지가 "심리스" 동기화를 산출하도록 위치될 수 있는 시점을 동기화 모듈(304)이 계산하기 위해 필요로 하는 시간을 나타낸다. 상수는 이 레이턴시 주기를 도모하기 위해 정밀하고 정확하게 결정되어야 한다.

정상 상태 또는 캐치업 모드 하에서, n배 모듈(600)의 출력은 가산기(628)에 보내진다. 출력은 정확한 모드, 즉 정상 상태 또는 캐치업 모드 중의 하나에 대한 상수가 승산된 배수 데이타 워드(132a)이다. 정확한 모드는 임의 파형 발생기(100')가 캐치업 모드에 있는지의 여부를 나타내주고 캐치업 모듈(1205)로부터 수신된 입력 신호(604)에 의해 결정된다. 동기화 모드의 경우, 배수 데이타 워드(132a)의 결과에 동기화 모드에 대한 상수를 곱한 것인 출력이 가산기(624)에 보내진다.

n배 모듈(600)의 출력은 가산기(628)에서 레지스터(616)에 저장된 현재 값에 가산된다. 레지스터(616)에 저장된 현재값은 현재 위상0 에지를 나타낸다. 정상 상태 하에서, 가산기(628)의 출력은 현재 위상0 에지에 기준 클럭 신호(128)에 대하여 요구된 주기의 2배를 더한 것이다. 이것은 다음의 위상0 에지를 나타내며, 이 에지는 MUX(608)를 통해 전파하고 다음의 RISE 클럭 신호(540)에서 레지스터(616)내로 클럭(clock)된다. MUX(608)는 동기화 모듈(304)로부터 수신된 스위치오버 신호(596)에 기초하여 가산기(624) 또는 가산기(628)로부터 선택한다. 정상 상태 하에서, 가산기(628)의 출력이 선택된다. 이 루프(예를 들어, 레지스터(616)의 내용을 n배 모듈(600)의 출력에 가산하고, 다음 RISE 클럭(540)에서 저장함)는 다음의 기수 링 에지 전환을 결정하기 위해 반복된다.

위상2 신호 결정(및 대응하는 회로)는 다소 상이하다. 레지스터(616)는 현재 위상0 에지를 담고 있다. 다음(예를 들어, 제2) 상승 에지를 계산하기 위해, 레지스터(616)의 출력(즉, 제1 상승 에지)은 가산기(632')에 보내지고, 기준 클럭(128)(즉, 배수 데이타 워드(132a))과 관련하여 요구된 주기와 함께 가산된다. 가산기(632')의 출력은 제2(예를 들어, 우수) 상승 에지의 값을 나타낸다. 가산기(632')의 출력은 다음의 반전된 클럭 펄스 RISEb(540')에서 레지스터(620')내로 클럭된다. 반전된 클럭 RISEb(540')은 위상0와 위상이 180도 어긋난 에지를 발생하기 위해 위상2 채널에서의 엄격한 타이밍 조건을 충족시키도록 사용된다. 배수 데이타 워드(132a)는 각각의(예를들어, 제1 및/또는 제2 및/또는 제3 등) 상승 에지 게산에서 변경될 수 있다. 그러므로, 주기는 각각의 상승 에지마다 변할 수 있으며, 그에 따라 임의 파형이 발생된다.

다시 도 5를 참조하면, 주기 적분기 모듈(500)의 출력은 가산기(572)에 보내진다. 전술된 바와 같이, 주기 적분기 모듈(500)의 출력은 다음 기수 전환 에지가 요구되는 시간을 기준 클럭(128)에 대하여 나타낸다. 가산기(572)에 대한 다른 입력은 현재 클럭 시간(508)이다. 클럭 도메인 전달 모듈(212)로부터 수신된 현재 클럭 시간(508)은 다음 기수 전환 에지의 배치 이전에 잔류하는 클럭 펄스(128)의 수와 소수를 결정하기 위해 다음 기수 전환 에지로부터 감산된다. 도 6에 나타낸 바와 같이, 다음의 우수 전환 에지를 위한 주기 적분기 모듈(500)의 출력은 동일 가산기(572')(도시되지 않음)에 보내진다. 다음의 기수 전환 에지를 계산하기 위해 도 5에 도시된 회로는 다음 우수 전환 에지를 계산하기 위한 것과 거의 동일하다. 한가지 차이점은 레지스터(512', 516', 520', 524', 528', 532', 536')의 전부가 RISEb 클럭 펄스(540')에 의해 클럭된다는 점이다.

사용자는 요구된 에지의 위상을 시프트할 수 있다. 이것은 알게브라 데이타 입력 신호(132)의 일부인 제2 데이타 워드(132b)에 의해 행해진다. 일실시예에서, 제2 데이타 워드(132b)는 21비트 부호 워드이며, 처음의 8비트는 정수 기준 클럭 주기를 나타내고, 나머지 13비트는 소수 기준 클럭 주기를 나타낸다. 출력 신호의 위상은 최대 128 기준 클럭 주기만큼 전방(예를 들어, 포지티브라면) 또는 후방(예를들어, 네거티브라면)으로 시프트될 수 있다. 동기화 모드에서, 위상 시프트는 최종 동기화 입력(300)에 대해 이루어진다.

위상 시프트 입력이 제2 데이타 워드(132b)를 사용하여 요청된다면, 위상 시프트는 레지스터(532)에 저장되고 가산기(572)에 가산된다. 가산기(572)의 출력은 기준 클럭(128)의 주기를 단위로 현재의 집합 클럭 신호(508)를 지나서 다음 에지의 위치가 된다. 가산기(572)의 출력은 각각의 RISE 클럭 펄스(540)에서 레지스터(520)내로 클럭된다. 이 값이 기준 클럭(128)에 대한 것이기 때문에, 이 값은 승산기(576)에 의해 루프(104')의 랩 및 탭의 단위로 변환되어야 한다. 승산기(576)는 레지스터(520)의 출력(즉, 기준 클럭(128)에 대한 델타 에지 배치)에 레지스터(512)의 출력만큼 승산하며, 이것은 현재의 평균 루프 속도(즉, 기준 클럭 펄스(128)당의 탭)이 된다. 그 결과는 루프(104')의 랩 및 탭에 대한 현재의 집단 클럭 신호(508)로부터의 다음 에지의 시간이 된다. 그 결과(즉, 승산기(576)의 출력)은 RISE 클럭 펄스(540)에서 레지스터(524)에 클럭된다.

일실시예에서, 승산기(576)는 17비트×17비트 플래쉬 승산기이다. 가산기(572)의 출력이 일실시예에서 21비트이기 때문에, 가산기(572)와 레지스터(520) 사이에 배럴 시프터(barrel shifter)(도시되지 않음)가 직렬로 사용된다. 배럴 시프터는 2진 표현을 17비트로 감소시키기 위해 가산기(572)의 출력으로부터 4 리딩(leading)(예를들어, MSBs) 제로까지 상향 시프트하며, 시프트된 제로의 실제적인 수는 루프 속도에 좌우된다.

요구된 에지 시간을 다수의 랩 및 탭에 의해 나타내는 레지스터(524)의 출력은 가산기(580a)에 보내지고, 다음 에지 배치의 절대 위치를 결정하기 위해 루프(104')의 현재 상태에 가산된다. 일실시예에서, 합계는 레지스터(536)에 저장된 값을 가산함으로써 추가로 위상 시프트될 수 있다. 레지스터(536)에 저장된 값은 알게브라 데이타 입력 신호(132)의 일부인 제3 데이타 워드(132c)로써 수신된다. 위상 시프팅이 기준 클럭 신호(128) 대신에 탭에 대하여 이루어지기 때문에, 시스템내의 전파 지연은 제3 데이타 워드(132c) 입력을 사용하여 정확하게 캔슬될 수 있다.

가산기(580)의 출력은 상수(550)의 가산을 위해 가산기(584)에 보내진다. 상수(550)는 실시방안의 선택에 의해 결정된다. 예를 들어, 상수(550)는 에지 플립플롭(1215, 1220)에서의 최대 셋업/홀드 마진을 허용하도록 선택된 칩 레이아웃에 의해 결정될 수 있다. 상수(550)는 선택된 탭 전환들을 그들의 윈도우에 중심위치시키기 위해 공지된 전파 지연(예를 들어, 탭 유닛에서)에 기초를 두고 있다. 상수(550)는 랩의 선택에 영향을 줄뿐이며, 탭의 선택에는 영향을 주지 않는다. 가산기(584)의 출력은 RISE 클럭 펄스(540)시에 레지스터(528)내로 클럭된다. 레지스터(528)에 저장된 값(560)은 랩 및 탭의 값(560)이며, 이 값은 다음의 에지 전환을 선택하기 위해 사용된다. 레지스터 값(560)은 출력 신호(136)에서의 다음 우수 상승 에지(위상0 신호) 전환을 위한 정확한 에지 전환을 선택하기 위해 스위칭 모듈(112), 미세 지연 모듈(310) 및 출력 모듈(114)에 전송된다.

위상2 신호 회로는 유사하게 다음 기수 상승 에지 전환의 값을 저장하기 위해 레지스터(528')를 갖는다. 일실시예에서, 대응하는 우수 및 기수 하강 에지(위상1 신호와 위상3 신호)를 생성하기 위한 회로는 레지스터(528, 528')의 내용을 가산하는 가산기(도시되지 않음)를 구성한다. 알게브라 모듈(108')은 2개의 상승 에지 사이의 절반의 시간에 대응하는 값을 얻기 위해 가산기의 출력을 2로 나눈다. 별도의 가산기가 우수 및 기수 상승 에지를 생성한다. 다른 실시예에서, 제4 데이타 워드(132d)(도시되지 않음)는 제4 데이타 워드(132d)에 기초하여 우수와 기수 상승 에지 사이의 임의의 지점에 하강 에지를 위치시키기 위해 도 5에 도시된 바와 같은 유사 회로와 함께 사용될 수 있다.

전환 에지의 배치를 계산함에 있어서, 알게브라 모듈(108')은 루프 평균화 모듈(212) 및 클럭 도메인 전달 모듈(504)을 사용한다. 도 7은 루프 평균화 모듈(212)을 더욱 상세하게 도시하고 있다. 루프 평균화 모듈(212)은 정보를 레지스터(700, 712, 734, 750)에 클럭하기 위해 기준 클럭 신호(128)를 수신한다. 루프 평균화 모듈(212)은 또한 저장된 상태 정보(220)를 상태 캡쳐 모듈(204')로부터 수신한다. 전술된 바와 같이, 저장된 상태 정보(220)는 랩 카운터(200)의 상태와, 기준 클럭(128) 전환시의 캡쳐시에 전환을 통과시켜 전파시킨 최종 탭을 포함하고 있다. 루프 평균화 모듈은 루프의 평균 속도를 기준 클럭(128)당의 탭의 단위로 계산한다. 루프 평균화 모듈(212)은 또한 최종 기준 클럭 펄스(128)에서의 루프의 평균 위치, 혹은 다른 표현으로 최종 기준 클럭 펄스(128)에서의 루프의 순간 위상을 계산한다.

루프 평균화 모듈(212)의 평균 루프 속도부는 감산 소자(704)의 포지티브 입력에서의 현재의 저장된 상태 정보(current stored stated information)(220)를 수신한다. 레지스터(700)는 이전의 기준 클럭 펄스(128)에서 저장된 상태 정보(220)의 값을 저장한다. 감산 소자(704)는 네거티브 입력에서 레지스터(700)에 저장된 값을 수신한다. 감산 소자(704)의 출력은 차분을 나타내며, 1 기준 클럭(128) 주기 동안에 전환이 통과되어 전파된 탭의 수가 된다. 이 값은 레지스터(712)에 저장된다. 일실시예에서, 평균 루프 속도를 얻기 위해 레지스터(712)에 저장된 루프 속도값을 64개 루프 속도값(예를 들어, 쇄퇴 시상수 = 64) 이상에서 평균화하기 위해 수학적 소자(716, 720, 724)가 사용된다. 64개 이상의 클럭 펄스를 평균화하는 것은 합성기의 전체적인 정확도와 일치하는 루프 속도 정확도를 제공하기 위한 설계 선택사항이다. 다른 실시예에서, 평균화를 위해 사용된 기준 클럭 펄스(128)의 수는 상이하다.

평균 속도는 레지스터(734)에 저장되며, 클럭 도메인 전달 모듈(504) 및 동기화 모듈(304)에 제공된다. 일실시예에서, MUX(730)는 현재의 루프 속도가 평균 루프 속도로부터 기준 클럭 펄스(128)당 8개를 상회하는 탭만큼 변한다면 레지스터(734)를 가장 최근의 루프 속도로 스위치하기 위해 사용된다. 이것은 루프 속도의 갑작스런 변경으로 하여금 최초 시동 동안에 발생할 수 있는 대형 과도현상(transient)을 최소화하고 평균을 리셋할 수 있게 한다. 8개의 탭을 훨씬 상회하는 변동은 설계 목표를 충족시키기 위해 변경될 수도 있는 설계시의 선택사항이다.

도시되지 않은 다른 실시예에서, 평균 루프 속도(564)는 링 발진기(104)에 대한 파워 서플라이 공급 전원에서의 편차를 보상하기 위해 추가로 조정된다. 이 편차는 다른 회로에 의해 필터링되어 제거되지 않은 주파수들에서의 잡음에 기인한 것이다. 증폭 회로(도시되지 않음)은 전압 레벨 편차를 보상 회로를 위한 사용 가능한 레벨로 조정한다. 보상 회로(도시되지 않음)는 파워 서플라이 전압에서의 증폭된 편차(예를 들어, 잡음)를 측정하고, 이 편차를 2치화한다(예를 들어, 잡음 신호를 A/D 변환기에 통과시킴). 보상 회로는 계산된 평균 루프 속도(564)를 조정하기 위해 디지탈 편차 신호를 루프 평균화 모듈(212)에 전송한다. 이 편차는 선형 종속적이며(즉, 전압의 증가는 루프 속도를 증가시킴), 따라서 계산된 평균 루프 속도(564)가 그에 따라 조정된다. 디지탈 편차 신호는 본 기술분야에 공지된 어떠한 다른 기술을 사용하여 필요에 따라 조정될 수 있다. 디지탈 편차 신호에 더 많은 비트를 사용함으로써 보상의 정밀도를 증가시킬 수 있다. 다른 실시예에서, 보상 회로는 파워 서플라이 편차를 보상하기 위해 디지탈 편차 신호를 알게브라 모듈(108)에 전송한다.

루프 평균화 모듈(212)의 평균화된 위치(즉, 순간 위상)부는 계산된 루프 위치를 탭의 소수에서 추적하고, 종료시에 위치를 평균화한다. 계산된 평균화 위치는 증가된 정밀도를 위해 사용된다. 루프 평균화 모듈(212)의 평균화된 루프 위치부는 감산 소자(738)의 포지티브 입력에서 현재의 저장된 언급 정보(220)를 수신한다. 감산 소자(738)는 레지스터(750)내의 저장 내용의 출력인 계산된 평균화된 루프 위치와, 가산기(758)에 의해 레지스터(734)에 저장된 평균 루프 속도에 가산된 이전의 계산된 평균화된 루프 위치를 네거티브 입력에서 수신한다. 그 차분, 즉 감산 소자(738)의 출력은 실제 루프 위치와 계산된 평균화된 루프 위치간의 차이가 된다. 일실시예에서, 과거의 32개의 기준 클럭 펄스(128)에 대한 평균 차분을 구하기 위해 32개의 값 이상에 대해 차분을 평균화하기 위해 산술 소자(742, 746)가 사용된다. 32개 이외의 다른 값이 사용될 수도 있다. 계산된 평균화된 루프 위치는 레지스터(750)에 저장된다.

일실시예에서, 실제 루프 위치로부터의 가장 최근의 계산된 평균화된 루프 위치 차분이 8개의 탭을 훨씬 상회한다면, 레지스터(700)에 저장된 이전의 루프 위치를 스위치하기 위해 MUX(754)가 사용된다. 이것은 루프 위상의 갑작스런 변경으로 하여금 최초 구동시에 발생할 수 있는 대형 과도현상을 최소화하고 평균을 리셋할 수 있도록 한다. 8개의 탭을 훨씬 상회하는 편차는 설계 목표를 충족시키기 위해 변경될 수도 있는 설계시의 선택사항이다. MUX(754)의 상태에 좌우되어, 레지스터(750)의 출력 또는 레지스터(700)의 출력 중의 하나는 계산된 평균화된 루프 위치(568)를 생성하기 위해 가산기(758)에서 평균 루프 속도(564)에 가산된다. 계산된 평균화된 루프 위치(568)는 클럭 도메인 전달 모듈(504) 및 동기화 모듈(304)에 전송된다. 평균 루프 속도 신호(564) 및 clean_cnt_at_clk 신호(568)는 그들의 각각의 시상수가 나타내는 것보다 정밀한 여분의 비트를 운송한다. 이것은 시스템상의 순환 에러로부터의 DV 바이어스를 축적하는 것을 방지함으로써 이루어진다.

클럭 도메인 전달 모듈(504)은 도 8에 더욱 상세하게 도시되어 있다. 클럭 도메인 전달 모듈(504)은 루프 평균화 모듈(212)로부터 평균 루프 속도(564) 및 계산된 평균화된 루프 위치(568)를 수신하며, 이것은 기준 클럭(128) 도메인에 클럭된다. 클럭 도메인 전달 모듈(504)은 기준 클럭(128) 도메인내의 신호를 RISE 클럭(540) 도메인내의 신호에 전달한다. 클럭 도메인 전달 모듈(504)은 알게브라 모듈(108')의 레지스터(512, 516)(도 5)에 대한 안정한 값을 제공하며, 이 값은 RISE 클럭(540) 도메인에 클럭된다. 클럭 도메인 전달 모듈(504)은 또한 현재의 클럭 시간(508)을 제공하며, 이 클럭 시간은 기준 클럭(128) 도메인에서 카운터(640)로써 개시하고 가산기(572)에 전송되며, 이 가산기는 RISE 클럭(540) 도메인에서 작동한다. 도시된 실시예에서, 카운터(640)는 8비트 카운터이며, 그 최대값에 도달할시에 제로로 이월한다. 도시된 회로는 이들 신호를 동시에 RISEb(예를들어, 위상2 회로)로 정정한다.

기준 클럭 신호(128)로부터, half_clk 신호(643)가 생성된다. 기준 클럭 신호(128)의 주파수를 2로 나눔으로써 half_clk 신호(643)가 생성된다. 제1 층의 레지스터(644, 648, 676, 680, 690, 692)는 기준 클럭 신호(128)로 클럭된다. 제1 층의 레지스터(644, 648, 676, 680, 690, 692)는 신호(508, 564, 568)가 기준 클럭(128) 도메인에서 정확하게 캡쳐되도록 하기 위해 사용된다. 각각의 신호(508, 564)에 대한 회로(즉, 전파 경로)는 각각 한쌍의 제1 층 레지스터(644와 648, 676과 680, 690과 692)를 포함한다. 각쌍 중의 한 레지스터(644, 676, 690)는 half_clk 신호(643)가 포지티브 상태에 있을 때에 인에이블된다. 각쌍의 다른 레지스터(648, 680, 692)는 half_clk 신호(643)가 네거티브 상태에 있을 때에 인에이블된다. 위상0 전환 에지의 계산을 위해, 제2 층의 레지스터 중의 일부 레지스터(652, 682, 694)가 사용된다. 제1 층 레지스터의 쌍(644와 648, 676과 680, 690과 692)을 사용함으로써 RISE 클럭(540) 도메인에서 레지스터(652, 682, 694)내로 클럭될 때에 각 쌍 중의 적어도 하나의 레지스터가 안정하게 된다. 안정성은 기준 클럭 신호(128)가 RISE 클럭(540) 도메인 레지스터(652, 682, 694)의 클럭킹 동안에 전환하는 경우에도 보장된다. 각각의 MUX(660, 686, 698)는 제1 층 레지스터의 쌍(644와 648, 676과 680, 690과 692) 중의 어느 것이 클럭 도메인 전달 모듈(504)의 출력으로써 사용되는지를 결정한다. 사용된 레지스터 쌍은 안정하다. MUX 채널 선택은 레지스터(641)에 저장된 half_clk 신호(643)의 상태에 의해 이루어진다. 이 레지스터는 RISE 클럭(540)이 RISE 클럭(540) 도메인 레지스터(652, 682, 694)내로 데이타를 클럭한 후 약간 지연된 시각에서 half_clk 신호(643)의 상태를 저장한다. half_clk이 캡쳐시에 전환할 때마다, 레지스터(641, 642')의 출력은 예측 가능하지 않다. 그러나, 제1 층의 모든 레지스터가 이때 안정하게 되어, 어느 것이 선택되던지 그것이 master_clk 신호(508) 및 clean_cnt_at_clk 신호(568)에 대해 선택되기만 한다면 문제가 되지 않는다. 도시된 지연량은 이 성질을 보장하기 위해서는 필수적이다.

위상2(즉, 우수 전환 에지)의 계산을 위해, 유사한 회로(즉, 레지스터(656', 684', 696', 642') 및 MUX(664', 688', 699')가 사용된다. 한가지 차이점은 레지스터(656', 684', 696', 642')의 전부가 RISEb 신호(540')를 사용하여 클럭된다는 점이다. 도시된 실시예에서, 루프 평균화 모듈(212)로부터 수신된 평균 루프 속도 신호(564)는 21비트이다. 최대 4개의 선두 비트를 시프트하여 제거하고 신호를 17비트로 변환하기 위해 배럴 시프트(668) 및 자동 범위 소자(672)가 사용된다.

출력 신호(136)의 위상(즉, 동기화 모드)을 결정하기 위해 동기화 신호가 사용된다면, 동기화 모듈(304)은 다음 에지 전환의 시각을 계산하는데 수반된다. 도 9a는 동기화 모듈(304)을 더욱 상세하게 도시한다. 동기화 모듈(304)은 루프 평균화 모듈(212)로부터 평균 루프 속도(564) 및 계산된 평균 위치(568)와 동기화 입력(300)을 수신한다. 동기화 모듈(304)은 저장된 상태 정보(330)를 상태 캡쳐 모듈(204')로부터 수신한다. 저장된 상태 정보(330)는 랩 카운터(200)의 상태와, 동기화 입력(300) 전환에 대한 캡쳐시의 최종 전환된 탭을 포함하고 있다. 동기화 모듈(304)은 심리스 에지 전환이 위치될 수 있는 시점을 나타내는 start_integrate 신호(592)를 출력한다. 새로이 위상 조정된 출력이 최소의 "결함"으로 예전의 출력을 대체할 수 있을 때의 정확히 1/2 사이클을 동기화 모듈(304')이 결정하기 때문에 에지 전환은 심리스 형태가 된다. 동기화 모듈(304)은 동기화 입력(300)과 동상의 것으로 출력 신호(136)를 스위치오버하기 위한 포인트로써 이 전환 에지를 선택한다. 동기화 모듈(304)은 요구된 에지 전환이 동기화 모듈(304)에 의해 계산되었고 주기 적분기 모듈(500)내로 대체되어야만 한다는 것을 주기 적분기 모듈(500)에 알려주기 위해 스위치오버 신호(596)를 발생한다.

심리스 에지 전환 배치를 계산하기 위해, 동기화 모듈(304)은 선행 기준 클럭(128) 펄스시의 계산된 평균 위치(568)를 저장된 상태 정보(330)로부터 감산 소자(820)를 사용하여 감산한다. 감산 소자(820)의 출력은 기준 클럭(128)과 동기화 입력 신호(300)간의 위상 시프트를 탭의 단위로 나타낸다. 선행 기준 클럭(128) 펄스시의 루프(104')의 계산된 평균 위치(568)를, 동기화 신호(300)를 안정화(debounce)하기 위해 동기 디바운서 모듈(800)이 소요하는 시간인 2개의 추가 기준 클럭(128) 펄스 동안 보유하기 위해 3개의 레지스터(808, 812, 816)가 사용된다.

동기 디바운서 모듈(800)은 도 9b에 보다 상세하게 도시되어 있다. XOR 소자(904)는 사용자로 하여금 동기화 입력 신호(300)의 극성을 설정하도록 해주는 옵션 소자이다. sync_pol 입력은 동기화 입력 신호(300)의 활성 전환으로 설정된다. 도시된 실시예에서, 안정화 회로는 활성 상승 동기화 입력 신호(300)를 위해 구축된다. XOR 소자(904)는 사용된 동기화 입력 신호(300)의 극성에 상관없이 XOR 소자(904)의 출력이 활성 상승 신호가 되도록 한다. AND 소자(908)는 사용자로 하여금 동기화 모드를 인에이블 및 디스에이블할 수 있도록 한다. sync_enable이 디스에이블되면(예를들어, 로우 상태), 동기 디바운서 모듈(800)을 통해 전파되는 동기화 펄스는 존재하지 않는다.

동기 디바운서 모듈(800)은 sync_buff 신호(950)를 출력한다. sync_buff 신호(950)는 주기 적분기 모듈(500)의 출력을 캡쳐하는 클럭 레지스터(832)(도 9a)에 사용되며, 모듈(500)의 출력은 동기화 펄스(300)시에 다음 2개의 요구된 전환 에지, 즉 위상0와 위상2를 나타낸다. sync_buff는 상태 캡쳐 모듈(204')에 대한 동기 입력을 제공한다. 논리 소자(936)는 동기화 입력(300)이 전환하는 시점에서부터 플립플롭(912)에 대한 제1 D 입력이 상태를 변경할 때까지에만 sync_buff 신호를 작성한다. 지연 소자(944)는 모듈(204')에 대한 동기 입력이 D 플립플롭(912)에서의 에지를 선행하도록 하기 위해 추가된다. sync_buff 신호(950)에 대한 타임 프레임은 SYNC 신호를 에러없이 ref_clk(128) 에지에 가깝게 되도록 하기 위해 협소하다. 레지스터(832)가 정보를 저장하고 제1 D 플립플롭이 변경된 상태를 가질 때, 다음의 D 플립플롭(916)은 후속의 기준 클럭(128) 펄스에서 상태를 변경한다. 동기화 펄스(즉, AND 소자(908)의 출력)가 하이이고 제1 D 플립플롭(912)이 하이 상태로 변경하고 제2 및 제3 D 플립플롭(916, 920)이 로우 상태에 있다면 AND 소자(924)만이 하이 상태로 스위치한다. AND 소자(924)의 출력이 후속 기준 클럭(128) 펄스에서 하이라면, 제2 D 플립플롭(915)의 출력은 하이 상태로 변경한다. 이에 의해 안정한(즉, 디바운스된) 동기화 신호(900)("SYNCsync")가 생성된다. 2개의 기준 클럭(128) 펄스 미만으로 지속하는 어떠한 SYNC 신호도 보이지 않을 것이다. SYNCsync 신호(900)는 기준 클럭(128)의 한 주기동안 지속한다. NAND 소자(928, 932) 및 제3 D 플립플롭(920)은 SYNCsync 신호(900)에 후속하는 다음 클럭 펄스에서 제2 D 플립플롭(916)이 다시 상태를 병경하도록 보장한다. 제2 D 플립플롭(916)이 상태를 다시 변경할 때, SYNCsync 신호(900)가 종료한다.

도 9a를 참조하면, SYNCsync 신호(900)는 레지스터(824)를 인에이블시키기 위해 사용된다. 레지스터(824)는 SYNCsync 신호(900)에 후속하는 다음 기준 클럭(128) 펄스에서 감산 소자(820)의 출력을 저장한다. SYNCsync 신호(900)는 또한 레지스터(850)를 인에이블시키기 위해 사용되며, 레지스터(850)는 SYNCsync 신호(900)에 후속하는 다음 기준 클럭(128) 펄스에서 평균 루프 속도(564)를 저장한다. 리플 분할기(804)는 레지스터(824)내의 저장된, 탭의 단위로 되어 있는, 위상 시프트 정보를 레지스터(850)에 기준 클럭(128)당의 탭의 단위로 저장되어 있는 평균 루프 속도로 분할한다. 그 결과는 기준 클럭(128)과 동기화 입력(300)간의 차를 나타내며, 이제는 기준 클럭(128)의 단위로 된다.

그 결과는 합산기(840)의 포지티브 입력에 전송된다. 레지스터(828)에 저장되는 현재의 클럭 시간(508) 또한 합산기(840)의 포지티브 입력에 전송된다. 상수 3이 합산기(840)의 네거티브 입력에 전송된다. 이 상수는 동기 디바운서 모듈(800)에 대한 3개의 기준 클럭(128) 펄스의 레이턴시를 나타내며, 그러므로 감산된다. 현재(즉, 스위치오버시의) 위상0 에지 배치는 합산기(840)의 포지티브 입력에 전송된다. 레지스터(832)에 캡쳐된 위상0 에지 배치 또는 위상2 에지 배치 중의 하나가 합산기(840)의 네거티브 입력에 전송된다. MUX(836)는 지연(854)과 동등한 약간의 시간 주기에서의 FALLb 신호의 상태에 기초하여 사용될 신호를 선택한다. 이것은 sync_buff 신호(950) 이전의 클럭 도메인간의 데이타의 동기적 전달이다. 선택된 신호는 동기화 펄스(300)시의 계산된 전환 에지를 나타낸다. 이 신호는 동기화 모듈(304)의 레이턴시를 보상하기 위해 현재의(즉, 스위치오버시의) 위상0 에지 전환으로부터 감산된다. 합산기(840)의 출력(592)은 주기 적분기 모듈(500)(도 6)의 레지스터(612)(도 6)에 전송된다. 출력(592)은 동기화 입력(300)과 동상인 출력 신호(136)에 대한 제1 심리스 에지 전환을 기준 클럭(128)에 대하여 나타낸다.

D 플립플롭(850, 854, 858)은 리플 분할기(804)가 스위치오버가 발생하기 전에 정착되도록 하기 위해 지연 소자로써 사용된다. D 플립플롭(862, 866)은 RISE 클럭(540)과 스위치오버 신호를 정렬하기 위해 사용되며, 클럭(540)은 주기 적분기 모듈(500)내의 레지스터가 사용하는 클럭이다. D 플립플롭(866) 및 AND 소자(858)는 스위치오버 신호가 RISE 클럭(540)의 한 주기동안에만 지속하도록 한다. 스위치오버 신호(596)는 MUX(608)(도 6)에 의해 사용된다. MUX(608)는 작동시에 가산기(624)의 출력을 선택하며, 이 출력은 동기화 모듈(304)로부터의 계산된 에지 전환을 포함한다. 다음 RISE 클럭(540) 펄스에서, 계산된 에지 전환은 레지스터(616)(도 6)내로 클럭되며, 스위치오버 신호는 활성화되지 않는 MUX(608)는 전술된 바와 같이 요구된 주기 길이를 이전의 전환 에지에 가산하는 동작을 지속하는 가산기(628)의 출력을 선택한다.

도 5를 참조하여 전술된 바와 같이, 동기화 입력(300)과 동상인 출력 신호(136)에 대한 제1 심리스 에지 전환은 기준 클럭(128)의 단위로 주기 적분기 모듈(500)로부터 출력된다. 그 전환은 가산기(572) 및 승산기(576)를 통해 전파하며, 여기에서 전환은 기준 클럭(128) 주기에서 탭의 수로 변환된다. 에지 전환 계산은 가산기(580) 및 가산기(584)를 통해 진행하여, RISE 클럭(540) 펄스시에 레지스터(528)에 저장된다. 에지 전환 배치를 탭 및 랩에 대하여 나타내는 레지스터(528)의 출력(560)은 스위칭 모듈(112)에 전송된다. 스위칭 모듈(112)은 루프(104')의 요구된 탭을 선택하여 다음의 에지 전환을 작성하도록 하기 위해 이 정보를 사용한다.

도 10a 및 도 10b는 스위칭 모듈(112)을 더욱 상세하게 설명한다. 도 10a는 위상0 신호에 대한 에지를 선택하기 위해 사용된 MUX(1000, 1003, 1010)의 구성을 도시하고 있다. 일실시예에서, 16:1 탭 선택 모듈(1003)은 루프(104')의 16개의 탭 중의 하나로부터 전환 에지를 선택하기 위해 사용된다. 탭 선택 모듈(1003)은 5개의 발란스드 MUX 모듈(1000)로 구성된다.

도 10b는 발란스드 MUX 모듈(1000)을 상세하게 도시한다. 발란스드 MUX 모듈(1000)은 4:1 MUX 이다. 발란스드 MUX 모듈(1000)은 NAND 소자(1015, 1020, 1025, 1030, 1035) 및 용량성 지연 소자(1040, 1045, 1050, 1055)를 포함한다. 일실시예에서, 용량성 지연 소자(1040, 1045, 1050, 1055)는 종래 기술로 공지된 바와 같이 하나의 IC내에 커패시터를 형성하기 위한 목적으로 설계된 IC 라이브러리 셀을 사용하여 실시된다. 용량성 지연 소자(1040, 1045, 1050, 1055)의 커패시턴스는 신호가 대응 경로를 따라 전파할때에 신호 전환에서의 지연을 초래한다. 발란스드 MUX 모듈(1000)은 에지 선택 입력을 수신하며, 이 입력은 일실시예에서 4개의 입력 중의 어느 것이 선택되는지를 정의하는 2비트 신호이다. NAND 소자(1015, 1020, 1025, 1030, 1035)는 요청된 에지를 선택하고 이 에지를 출력단에 전파하기 위해 사용된다.

NAND(1015, 1020, 1025, 1030, 1035) 소자는 도 10a에 도시된 발란스드 MUX 모듈(1000a, 1000b, 1000c, 1000d, 1000e, 1000e, 1000f, 1000g, 1000h, 1000i, 1000j)의 각각에 대해 동일한 것이다. 그러나, 용량성 지연 소자(1040, 1045, 1050, 1055)는 도 10a에 도시된 발란스드 MUX 모듈(1000a, 1000b, 1000c, 1000d, 1000e, 1000e, 1000f, 1000g, 1000h, 1000i, 1000j)의 각각에 대해 상이하다. 이것은 용량성 지연 소자(1040, 1045, 1050, 1055)의 값이 2개의 요소에 기초하기 때문에 필수적이며, 이 2개의 요소의 값은 발란스드 MUX 모듈(1000a, 1000b, 1000c, 1000d, 1000e, 1000e, 1000f, 1000g, 1000h, 1000i, 1000j)의 각각에 대해 상이하다.

제1 요소는 전파되는 전환이 포지티브 진행(즉, 로우 상태에서 하이 상태로) 전환인지 네거티브 진행(즉, 하이 상태에서 로우 상태로) 전환인지의 여부이다. 2가지 유형의 전환이 NAND 소자(1015, 1020, 1025, 1030, 1035) 및 다른 소자의 경로에 있는 이들 소자를 통해 상이한 속도로 전파한다. 용량성 지연 소자(1040, 1045, 1050, 1055)의 값은 2개의 상이한 속도를 보상한다. 제2 요소는 에지가 탭에서 스위칭 모듈(112)로 전파하는 경로와 스위칭 모듈(112)이 상이한 길이를 갖게 되는 경로이다. 용량성 지연 소자(1040, 1045, 1050, 1055)의 값은 이러한 상이한 경로 길이를 보상한다. 용량성 지연 소자(1040, 1045, 1050, 1055)의 값은 신호의 극성 또는 신호를 전파해야 하는 경로 길이에 무관하게 전환 에지가 탭에서 스위칭 모듈(112)의 출력으로 전파하는 시간이 동등하도록 보장한다. 용량성 지연 소자(1040, 1045, 1050, 1055)의 값은 구현 하드웨어의 레이아웃에 좌우되어 변화한다. 이들 커패시터는 또한 지연 소자(104)의 루프내의 어떠한 불규칙성도 정정한다.

다른 실시예에서, 발란스드 MUX 모듈(1000)의 각각의 제1 용량성 지연 소자(1040, 1045, 1050, 1055)는 제2의 대응하는 용량성 지연 소자(1040a, 1045a, 1050a, 1055a)(도시되지 않음)를 갖는다. 제2의 대응하는 용량성 지연 소자(1040a, 1045a, 1050a, 1055a)의 각각은 그것의 관련된 제1 용량성 지연 소자와 병렬을 이룬다(즉, 1040은 1040a와 병렬을 이룬다). 제1 용량성 지연 소자(1040, 1045, 1050, 1055)의 세트는 온도, 프로세스 및 공급 전압의 변동에 유사하게 반응한다. 제2의 대응하는 용량성 지연 소자(1040a, 1045a, 1050a, 1055a)의 세트는 온도, 프로세스 및 공급 전압의 변동에 유사하게 반응하지 않는다. 이것은 온도, 프로세스 및 공급 전압의 변동에 대해 선형이지 않은 전파 지연에서의 변동이 제2의 대응하는 용량성 지연 소자(1040a, 1045a, 1050a, 1055a)의 세트를 가지고 보상될 수 있도록 보장한다. 제2 세트의 대응하는 용량성 지연 소자(1040a, 1045a, 1050a, 1055a)는 제1 용량성 지연 소자(1040, 1045, 1050, 1055)의 세트를 구현하기 위해 사용되는 것과는 상이한 IC 공정에 의해 구현된다. 공지기술로 공지된 여러 방법 중의 어떠한 방법도 사용될 수 있다.

도 10a를 다시 참조하면, 루프(104')의 탭으로부터의 상승(즉, 포지티브 진행) 전환을 수신하기 위해 제1 탭 선택 모듈(1003a)이 사용되고 조정된다(즉, 용량성 지연 소자의 값의 선택). 제2 탭 선택 모듈(1030b)은 루프(104')의 탭으로부터의 하강(즉, 네거티브 진행) 전환을 수신하기 위해 사용 및 조정된다(즉, 용량성 지연 소자(1040, 1045, 1050, 1055)의 값의 선택). 선택된 탭이 하강 에지이고 제2 탭 선택 모듈(1030b)에 의해 선택되었다면, 이것은 인버터(1005)에 의해 반전된다. MUX(1010)는 알게브라 모듈(108')로부터 수신된 입력에 기초하여 어느 탭 선택 모듈(1030a, 1030b)이 사용되는지를 선택한다. 위상1, 위상2 및 위상3 신호의 각각은 대응 에지를 선택하기 위해 동일한 구성의 MUX를 갖는다. MUX(1010)를 벗어나는 상승 에지는 항상 활성 에지이다.

도 11은 미세 지연 모듈(310)을 보다 상세하게 도시한다. 미세 지연 모듈(310)의 용도는 루프(104')의 탭간의 시간보다 더 작은 상이한 양의 시간만큼 전환 에지를 지연시키기 위한 것이다(예를 들어, 도 1b에 도시된 300㎰ 보다 더 적은). 미세 지연 모듈(310)은 출력 신호(136)에서의 에지 전환의 배치의 정밀도를 증가시킨다. 미세 지연 모듈(310)은 NAND 소자(1105, 1110, 1115, 1120, 1125, 1130, 1135, 1140) 및 용량성 지연 소자(1150, 1155, 1160, 1165, 1170, 1175)를 포함한다. 미세 지연 모듈(310)은 에지 선택 입력을 수신하며, 이 입력은 일실시예에서 8개의 가능한 경로 중의 어느 것이 사용되는지를 한정하는 3비트 신호이다. NAND 소자(1105, 1110, 1115, 1120, 1125, 1130, 1135, 1140)는 요청된 에지를 선택하고 이것을 출력에 전파하기 위해 사용되며, 8개의 가능한 경로 중의 하나를 통해 에지를 경로배정한다. 임의 파형 발생기(100')는 알게브라 모듈(108')이 계산한(예를들어, 위상0, 위상1, 위상2 및 위상3) 채널의 각각에 대한 미세 지연 모듈을 포함한다. 관심의 대상이 되는 에지는 항상 미세 지연 모듈(105)에 진입하고 빠져나오는 포지티브가 되는 에지이다.

전술된 바와 같이, 용량성 지연 소자(1150, 1155, 1160, 1165, 1170, 1175)는 각각의 미세 지연 모듈(310)에 대해 상이하게 될 수 있다. 그러나, 바람직한 실시예에서, 미세 지연 모듈의 내부 레이웃은 모두 동일하며, 그 결과 동일한 커패시턴스값이 된다. 또한 전술된 바와 같이, 각각의 미세 지연 모듈은 제2의 대응하는 용량성 지연 소자(1040a, 1045a, 1050a, 1055a)의 세트를 포함할 수 있다. 일실시예에서, 미세 지연 모듈(108)을 통한 최고속의 경로도 각각의 탭간의 지연 시간보다 훨씬 더 크다. 그러나, 8개의 가능한 경로 중의 임의의 2개의 경로간의 지연 시간의 차는 각각의 탭간의 지연 시간보다 작다. 미세 지연 모듈에 의해 가산된 지연의 큰 고정 성분은 알게브라 모듈(108')에 의해 그리고 알게브라 모듈(108')내의 위상 보상 입력(132c)의 일부에 의해(옵션임) 사용된 상수(550)(도 5)의 일부에 의해 보상된다. 미세 지연 모듈(310)의 출력은 출력 모듈(114)에 전송된다.

출력 모듈(114)은 도 12에 더욱 상세하게 도시되어 있다. 출력 모듈은 한쌍의 에지 플립플롭(1215, 1220) 및 윈도우화 모듈(1210)을 포함한다. 이들 3개의 소자(1215, 1220, 1210)는 각각의 채널(예를 들어, 위상0, 위상1, 위상2 및 위상3)용으로 포함된다. 출력 모듈(114)은 또한 위상 혹은 채널 합성 모듈(1225)을 포함한다. 각각의 채널(예를 들어, 위상0, 위상1, 위상2 및 위상3)용의 한쌍의 에지 플립플롭(1215, 1220)의 출력은 위상 혹은 채널 합성 모듈(1225)에 전송된다. 위상 혹은 채널 합성 모듈(1225)은 채널 신호(예를 들어, 위상0, 위상1, 위상2 및 위상3)의 전부를 단일 출력(136)으로 합성한다. 다중 출력이 요구되는 경우, 다양한 조합의 채널이 각각의 출력을 위한 각각의 채널 합성 모듈(1225)에 의해 조합된다. 출력 모듈(114)은 또한 캐치업 모듈을 포함한다. 일실시예에서, 캐치업 모듈만이 상승 에지 채널(예를 들어, 위상0, 위상2)을 포함한다.

캐치업 모듈(1205), 윈도우화 모듈(1210) 및 에지 플립플롭쌍(1215, 1220)은 도 13에 상세하게 도시되어 있다. 미세 지연 모듈(310)로부터 수신된 위상0 에지는 JK 플립플롭(1215, 1220) 모두에 대한 클럭으로써 사용된다. 플립플롭쌍(1215, 1220)의 JK 입력은 윈도우화 모듈(1210)로부터 수신된다. 일실시예에서, 윈도우화 모듈(1210)은 2개의 비교기(1336, 1360)를 갖는다. 제1 비교기(1336)는 알게브라 모듈(108')에 의해 계산된 랩을 동상의 랩 카운터(200a)에 비교한다. 제2 비교기(1360)는 알게브라 모듈(108')에 의해 계산된 랩을 위상이 다른 랩 카운터(200b)에 비교한다. 알게브라 모듈(108')에 의해 계산된 랩이 랩 카운터(200)에 동일할 때, 윈도우는 개방된다. 에지 플립플롭의 쌍은 AND 소자(1376 또는 1382)에 의해 미세 지연 모듈(310)으로부터의 에지 전환 입력을 클럭하도록 설정된다. 윈도우-개방 플립플롭(1340) 또는 플립플롭(1372) 중의 하나가 알게브라에서 계산된 단일 비트에 기초하여 MUX(1344)에 의해 선택되어 사용된다. XOR 소자(1348), 플립플롭(1352) 및 NAND 소자(1356)는 요구된 에지 전환이 에지 플립플롭쌍(1215, 1220)을 성공적으로 클럭한 후에 윈도우를 리셋 및 폐쇄하기 위해 사용된다. 플립플롭(1368) 및 AND 소자(1364)는 알게브라 신호 ph0_win_open에 의해 윈도우를 대체하도록 지시될 때 대체 윈도우를 생성하기 위해 사용된다. 대체 윈도우는 파형 합성기로 하여금 고주파, 예를들어 free_loof_itself 보다 더 높은 주파수에서 작동하도록 하기 위해 사용된다. 그 상황에서, 요구된 루프는 이미 진행하고 있으며, 그 루프는 너무 늦어 비교기(1350, 1336)를 수반하는 메카니즘을 사용하지 못한다. 그 대신, 대체 윈도우가 즉각적으로 개방하여 지연량을 절감시키며, 이에 의해 관련 데이타가 유효하게 된다.

제1 비교기(1336)는 또한 알게브라 모듈(108')에 의해 계산된 랩이 랩 카운터(200a)의 현재 값에 레이턴시를 위한 마진을 더한 것보다 작은지의 여부를 판정한다. 작다면, 알게브라 모듈(108')은 오류 계산을 전송하며, 제1 비교기는 신호를 캐치업 모듈(1205)에 전송한다. 캐치업 모듈(1205)은 알게브라 모듈(108)이 과거에 발생된 랩을 요청할 때(즉, 요청된 랩이 현재의 랩보다 작음) 작동된다. 과거의 랩이 요청되었다는 것을 나타내는 비교기(1336)의 출력은 캐치업 모듈(1205)의 플립플롭(1308)에 전송된다. 루프(104')의 다음 주기에서, 그 에러 신호는 플립플롭(1308)에 클럭된다. ph0_catch 로 표시된 플립플롭(1308)의 출력은 OR 소자(1312)에 전송된다. 위상2 신호는 유사한 캐치업 모듈(1205')(도시되지 않음)을 갖는다. 한가지 차이점은 플립플롭 소자(1309) 및 OR 소자(1310)가 위상2 캐치업 모듈(1205')과 함께 포함되지 않는다는 점이다. 위상1 및 위상3 신호는 캐치업 모듈(1205)을 갖지 않는다. 위상2 캐치업 모듈(1205')의 플립플롭(1308')(도시되지 않음)의 출력은 또한 OR 소자에 입력되고, 플립플롭(1309)에 입력된다. 플립플롭(1308')의 출력의 변경에 후속한 RISEb 클럭(540') 펄스시에, 플립플롭(1309)은 활성 캐치업 신호를 OR 소자(1310)에 출력한다. OR 소자(1310)는 활성 캐치업 신호(604)를 주기 적분기 모듈(500)의 n배 모듈(600)에 출력한다. 전술된 바와 같이, n배 모듈(600)은 임의 파형 발생기가 캐치업 모드에 있고 정확한 승산기를 적용하고 있는지의 여부를 판정하기 위해 이 신호(604)를 사용한다. 캐치업 모드에 있을 때, NAND 소자(1316, 1320, 1324, 1328) 및 AND 소자(1322)는 에지 플립플롭쌍(1215, 1220)의 세트 및 리셋 입력을 사용하여 자주 루프(104')의 속도의 1/4에서 RISE 클럭(540)을 생성하기 위해 사용된다. 전술된 바와 같이, 캐치업 모드는 알게브라 모듈(108')에 대한 대체의 고속 클럭을 작성하고, 프로그램된 주기를 요청된 랩이 추후에 다시 존재할 때까지 증가시킨다. 그 때, 캐치업 모듈(1205)은 캐치업 모드를 종료한다(예를 들어, 캐치업 신호(604)를 NOT 활성 상태로 변경함). 회로가 복구할 때, 회로는 정확한 위상으로 복구한다.

도 14를 참조하면, 출력 모듈(114)의 위상 혹은 채널 합성 모듈(1225)은 3개의 발란스드 XOR 모듈(1500a, 1500b, 1500c) 및 4개의 반전 드라이버 소자(1405, 1410, 1415, 1420)를 포함한다. 첫번째의 2개의 발란스드 XOR 모듈(1500a, 1500b)의 출력은 출력 모듈(114)에서 알게브라 모듈(108')로 전송되고, 알게브라 모듈(108')에 의해 전술된 바와 같이 계산을 위한 클럭으로써 사용된다. 출력은 또한 출력 신호(136)를 생성하기 위해 제3 발란스드 XOR 모듈(1500c)에 전송된다. 제1 발란스드 XOR 모듈(1500a)은 상승 에지 채널 신호(즉, 위상0, 위상2)를 수신한다. 다음 발란스드 XOR 모듈(1500b)은 하강 에지 채널 신호(즉, 위상1, 위상3)을 수신한다. 위상 합성 모듈(1225)은 신호(즉, 위상0, 위상1, 위상2 및 위상3)의 각각을 합성하기 위해 사용된다. 위상 합성 모듈(1225)은 균형 방식으로 합성하여, 에지 플립플롭쌍(1215, 1220)의 출력에서 출력 신호(136)까지의 전파 지연 시간이 신호(즉, 위상0, 위상1, 위상2, 위상3) 또는 신호 극성에 무관하게 거의 동일하게 된다.

도 15는 발란스드 XOR 모듈(1500)을 상세하게 도시한다. 발란스드 XOR 모듈(1500)은 6개의 NAND 소자(1505, 1510, 1515, 1520, 1525, 1530) 및 8개의 인버터(1535, 1540, 1545, 1550, 1555, 1560, 1565, 1570)를 포함한다. 발란스드 XOR 모듈(1500)은 또한 용량성 지연 소자(1575a, 1575b, 1575c, 1575d, 1575e, 1575f, 1575g, 1575h)를 포함한다. 용량성 지연 소자(1575a, 1575b, 1575c, 1575d, 1575e, 1575f, 1575g, 1575h)는 도 14에 도시된 발란스드 XOR 모듈(1500a, 1500b, 1500c)의 각각에 대해 상이하다. 전술된 바와 같이, 용량성 지연 소자(1575a, 1575b, 1575c, 1575d, 1575e, 1575f, 1575g, 1575h)는 각각의 입력에 대한 상이한 경로 길이 및 입력이 상승 에지 또는 하강 에지 전환을 처리하는지의 여부를 보상하기 위해 상이하다. 전술된 바와 같이, 각각의 발란스드 XOR 모듈은 대응하는 제2의 용량성 지연 소자(1575aa, 1575ab, 1575ac, 1575ad, 1575ae, 1575af, 1575ag, 1575ah)의 세트를 포함할 수 있다.

예시의 예로써, 도 16은 7㎱의 주기(즉, 대략 143㎒)를 갖는 정현파인 출력 신호(136")를 출력하는 임의 파형 발생기(100")의 타이밍도를 도시하고 있다. 타이밍도는 알게브라 모듈(108")이 2개의 교번하는 상승 에지(즉, 위상0, 위상2)와 2개의 교번하는 하강 에지(즉, 위상1, 위상3)의 계산을 위해 병렬 회로를 포함하는 임의 파형 발생기(100")를 도시하고 있다. 타이밍도는 스위칭 모듈(112")내로의 입력에서부터 출력 모듈(114")의 출력까지의 각각의 신호를 도시하고 있다.

"16:1 MUX"로 표시된 기호는 탭 선택 모듈(예를 들어, 도 10a의 탭 선택 모듈(1003a)을 통한 전파 시간을 나타낸다. "sign"으로 표시된 기호는 포지티브(즉, 상승 에지) 탭 선택 모듈(예를 들어, 도 10a의 "1003a") 또는 네거티브(즉, 하강 에지) 탭 선택 모듈(예를 들어, 도 10a의 "1003b") 사이에서 선택하는 MUX 신호 선택(예를들어, 도 10a의 MUX(1010))을 통한 전파 시간을 나타낸다. "vernier"로 표시된 기호는 미세 지연 모듈(예를 들어, 도 11의 미세 지연 모듈(310))을 통한 전파 시간을 나타낸다. "vernier" 앞의 에지상의 2중 라인은 미세 지연 모듈(310)을 통한 가변 전파를 나타낸다. "JK flops"로 표시된 기호는 에지 플립플롭쌍(예를 들어, 도 13의 에지 플립플롭(1215, 1220))을 통한 전파 시간을 나타낸다. "JK flops"에 바로 후속하는 "XOR"로 표시된 기호는 발란스드 XOR 모듈(예를 들어, 도 14에 도시된 바와 같이, 위상0 및 위상2 신호를 위한 발란스드 XOR 모듈(1500a), 또는 위상1 및 위상3 신호를 위한 발란스드 XOR 모듈(1500b))을 통한 전파 시간을 나타낸다. "XOR"에 바로 후속하는 다음의 "XOR"은 다음의 발란스드 XOR 모듈(예를들어, 도 14의 발란스드 XOR 모듈(1500c))을 통한 전파 시간을 나타낸다. "clock tree"로 표시된 기호는 클럭 트리(예를들어, 도 14에 도시된 클럭 트리)를 통한 전파 시간을 나타낸다. "out_clk"로 표시된 기호는 임의 파형 발생기(100")에 의해 출력된 출력 신호(136")를 나타낸다.

본 발명은 본 발명의 기술사상 또는 필수적인 특징에서 벗어남이 없이 다른 특정 형태로 구현될 수도 있을 것이다. 따라서, 전술한 실시예는 본 발명을 설명된 것으로 제한하려는 것이 아니라 예시의 관점에서 받아들여져야 한다. 본 발명의 기술사상은 전술한 상세한 설명에 의해서가 아니라 첨부된 청구범위에 의해 한정되며, 청구범위의 등가물의 의미 및 범위에 부합하는 모든 변경은 본 발명에 포함되는 것으로 받아들여져야 한다.

Claims

임의 파형을 제공하기 위한 파형 발생기에 있어서,

루프로 접속된 복수의 지연 소자, 및

상기 지연 소자 사이에 배치되고 각각 고유 위상의 발진 전환 신호를 제공하는 복수의 탭을 포함하는 자주 링 발진기와;

알게브라 데이타 입력 포트, 클럭 입력 포트 및 알게브라 데이타 출력 포트를 가지며, 알게브라 데이타 입력 포트에서 수신된 신호에 응답하여, 임의 파형의 제1 상승 에지를 나타내는 신호를 알게브라 데이타 출력 포트에서 생성하는 알게브라 모듈과;

알게브라 데이타 출력 포트와 전기적으로 통신하는 스위치 입력 포트, 상기 복수의 자주 링 발진기 탭과 전기적으로 통신하는 복수의 스위치 탭 입력 포트, 및 스위치 출력 포트를 가지며, 스위치 입력 포트에서 수신된 제1 상승 에지를 나타내주는 신호에 응답하여 복수의 탭 중의 하나로부터 선택된 제1 전환 신호를 스위치 출력 포트에서 제공하는 스위칭 모듈과;

스위치 출력 포트와 전기적으로 통신하는 전환 신호 입력 포트, 알게브라 데이타 출력 포트와 전기적으로 통신하는 윈도우 입력 포트, 및 알게브라 모듈의 클럭 입력 포트와 전기적으로 통신하는 파형 출력 포트를 가지며, 전환 신호 입력 포트에서 수신된 제1 전환 신호 및 윈도우 입력 포트에서 수신된 제1 상승 에지를 나타내주는 신호에 응답하여 파형 출력 포트에서 임의 파형을 생성하는 출력 모듈을 구비하는 것을 특징으로 하는 파형 발생기.
제1항에 있어서, 기준 클럭 입력 포트 및 상기 복수의 탭에 전기적으로 접속된 탭 입력 포트를 가지며, 기준 클럭 입력 포트에서 수신된 기준 클럭 신호에 응답하여, (ⅰ)기준 클럭 신호의 에지 사이에서 발생하는 탭 전환의 수를 카운트하고, (ⅱ)카운트에 응답하여 평균 루프 속도를 계산하도록 구성된 루프 평균화 모듈을 추가로 포함하는 것을 특징으로 하는 임의 파형 발생기.
제2항에 있어서, 상기 루프 평균화 모듈은 (ⅰ)계산된 평균 루프 속도와, (ⅱ)루프의 복수의 캡쳐 상태에 응답하여, 링 발진기의 순간 위상을 계산하도록 추가로 구성되는 것을 특징으로 하는 임의 파형 발생기.
제1항에 있어서, 스위치 출력 포트와 전기적으로 통신하는 신호 입력 포트, 알게브라 모듈의 알게브라 데이타 출력 포트와 전기적으로 통신하는 선택 입력 포트, 및 출력 모듈의 입력 포트와 전기적으로 통신하는 미세 지연 출력 포트를 가지며, 선택 입력 포트에서 수신된 제1 상승 에지를 나타내주는 신호에 응답하여, 스위칭 모듈의 스위치 출력 포트에서 출력 모듈의 입력 포트로의 제1 전환 신호의 전파를 지연시키는 미세 지연 모듈을 추가로 포함하며,

상기 출력 모듈의 입력 포트는 상기 미세 지연 모듈을 통해 상기 스위칭 모듈의 스위칭 출력 포트와 전기적으로 통신하는 것을 특징으로 하는 임의 파형 발생기.
제1항에 있어서, 상기 알게브라 모듈은 동기화 입력 포트를 추가로 포함하며, 알게브라 데이타 입력 포트에서 수신된 신호와 동기화 입력 포트에서 수신된 신호에 응답하여, 임의 파형내에서의 제1 상승 에지를 나타내주는 신호를 알게브라 데이타 출력 포트에서 발생하는 것을 특징으로 하는 임의 파형 발생기.
제5항에 있어서, 상기 알게브라 모듈은 임의 파형에서의 제1 상승 에지의 심리스 결합의 결과로 나타나는 제1 상승 에지를 나타내주는 신호를 발생하는 것을 특징으로 하는 임의 파형 발생기.
제1항에 있어서, 지연 소자 중의 하나가 반전 지연 소자인 것을 특징으로 하는 임의 파형 발생기.
제1항에 있어서, 지연 소자의 각각은 각각에 대해 동일하게 부하가 걸리는 것을 특징으로 하는 임의 파형 발생기.
제1항에 있어서, 적어도 하나의 지연 소자는 테스트 제어 입력 포트 및 테스트 데이타 입력 포트를 갖는 테스트 스위치 모듈을 추가로 포함하며, 그 지연 소자가 테스트 제어 입력 포트에서 수신된 신호에 응답하여 테스트 데이타 입력 포트에서 수신된 신호에 동일한 신호를 대응 탭에서 발생하는 것을 특징으로 하는 임의 파형 발생기.
제1항에 있어서, 알게브라 모듈과 전기적으로 통신하는 데이타 출력 포트 및 기준 클럭의 소스의 주파수 변경 파라미터를 나타내주는 신호를 수신하기 위한 보상 입력 포트를 갖는 보상 모듈을 추가로 포함하며, 상기 보상 모듈은 주파수 변경 파라미터와 관련된 기준 클럭의 주파수에서의 변동을 근사하고, 그에 응답하여 보상 출력 포트에서 보정 신호를 발생하는 것을 특징으로 하는 임의 파형 발생기.
제10항에 있어서, 주파수 변경 파라미터는 기준 클럭의 소스의 온도인 것을 특징으로 하는 임의 파형 발생기.
제10항에 있어서, 주파수 변경 파라미터는 기준 클럭의 소스의 수명인 것을 특징으로 하는 임의 파형 발생기.
제1항에 있어서, 상기 알게브라 모듈은 알게브라 입력 포트에서 수신된 신호에 응답하여 임의 파형내에서의 제1 하강 에지를 나타내주는 제2 신호를 알게브라 데이타 출력 포트에서 생성하도록 추가로 구성되는 것을 특징으로 하는 임의 파형 발생기.
제1항에 있어서, 상기 출력 모듈은 윈도우 입력 포트에서 수신된 제1 상승 에지를 나타내주는 에러 신호를 나타내주는 캐치업 신호를 발생하도록 추가로 구성되는 것을 특징으로 하는 임의 파형 발생기.
제1항에 있어서, CMOS 집적회로내에서 구현되는 것을 특징으로 하는 임의 파형 발생기.
제1항에 있어서, 링 발진기에 접속된 파워 서플라이로부터의 파워 서플라이 잡음의 적어도 한 성분을 순방향 공급하는 증폭기와,

상기 증폭기와 전기적으로 통신하는 루프 속도 보상기 회로를 추가로 포함하는 것을 특징으로 하는 임의 파형 발생기.
제1항에 있어서, 복수의 신호 경로의 각각의 경로와 전기적으로 통신하는 복수의 용량성 소자를 추가로 포함하며, 상기 용량성 소자는 제1 신호 경로 상의 전환을 위한 전파 시간이 제2 신호 경로 상의 전환을 위한 전파 시간과 동일하게 되도록 각각의 신호 경로를 통한 전환 신호의 전파에서 각각의 소정 시간 지연을 발생하기 위해 각각의 소정 커패시턴스를 갖는 것을 특징으로 하는 임의 파형 발생기.
제17항에 있어서, 복수의 용량성 소자의 각각의 용량성 소자는 대략 50 펨토패럿보다 작은값을 갖는 것을 특징으로 하는 임의 파형 발생기.
제17항에 있어서, 복수의 신호 경로의 각각의 경로는 제1 용량성 소자 및 제2 용량성 소자와 전기적으로 통신하는 것을 특징으로 하는 임의 파형 발생기.
제19항에 있어서, 제1 용량성 소자 및 제2 용량성 소자는 상이한 온도 감도를 갖는 것을 특징으로 하는 임의 파형 발생기.
제19항에 있어서, 제1 용량성 소자 및 제2 용량성 소자는 상이한 프로세스 감도를 갖는 것을 특징으로 하는 임의 파형 발생기.
제19항에 있어서, 제1 용량성 소자 및 제2 용량성 소자는 상이한 공급 전압 감도를 갖는 것을 특징으로 하는 임의 파형 발생기.
임의 파형을 발생하는 방법에 있어서,

지연 소자의 루프에서 연속적인 시퀀스의 전환을 발생하는 단계와;

루프내의 지연 소자 중의 하나에서 발생하는 전환을 카운트하는 단계와;

임의 파형을 발생하기 위해, 요구된 제1 상승 에지 시간 및 제1 하강 에지 시간을 결정하는 단계와;

카운트된 전환 및 내부 클럭을 기초로 요구된 제1 상승 에지 시간에 응답하여 연속적인 시퀀스의 전환에서 제1 전환을 선택하는 단계와;

카운트된 전환 및 내부 클럭을 기초로 요구된 제1 하강 에지 시간에 응답하여 연속적인 시퀀스의 전환에서 제2 전환을 선택하는 단계와;

임의 파형을 생성하기 위해 제1 및 제2 선택된 전환을 사용하여 출력 신호를 발생하는 단계를 포함하는 것을 특징으로 하는 임의 파형 발생 방법.
제23항에 있어서, 출력 신호를 발생하는 단계는 과거에 발생한 요구된 제1 상승 에지 시간에 응답하여 출력 신호를 생성하기 위해 연속적인 시퀀스의 전환의 각각을 사용하는 단계를 추가로 포함하는 것을 특징으로 하는 임의 파형 발생 방법.
제23항에 있어서, 입력 기준 클럭에 대하여 지연 소자 중의 하나에서의 전환의 평균 속도를 계산하는 단계를 추가로 포함하는 것을 특징으로 하는 임의 파형 발생 방법.
제25항에 있어서, (ⅰ)전환의 계산된 평균 속도와, (ⅱ)지연 소자의 루프의 복수의 캡쳐된 상태에 응답하여, 지연 소자의 루프내의 순간 위상을 계산하는 단계를 추가로 포함하는 것을 특징으로 하는 임의 파형 발생 방법.
제23항에 있어서, 복수의 전파 지연량 중의 하나를 선택된 전환에 추가하는 단계를 추가로 포함하며, 복수의 전파 지연량 중의 2개의 지연량간의 차가 지연 소자의 루프에서의 지연 소자를 통해 전환의 평균 전파 시간보다 작은 것을 특징으로 하는 임의 파형 발생 방법.
제23항에 있어서, 외부 동기화 신호를 수신하는 단계와;

수신된 동기화 신호에 응답하여 제1 전환과 제2 전환의 선택을 수정하는 단계를 추가로 포함하는 것을 특징으로 하는 임의 파형 발생 방법.
제28항에 있어서, 제1 전환의 선택을 수정하여, 출력 신호의 제1 상승 에지의 심리스 결합이 존재하도록 하여 임의 파형을 생성하는 단계를 추가로 포함하는 것을 특징으로 하는 임의 파형 발생 방법.
제23항에 있어서, 전환의 각각은 극성을 가지며, 연속적인 시퀀스의 전환을 발생하는 단계는 지연 소자로 전환의 극성을 반전시키는 단계를 포함하는 것을 특징으로 하는 임의 파형 발생 방법.
제23항에 있어서, 연속적인 시퀀스의 전환을 발생하는 단계는 지연 소자의 각각에 동일한 부하를 제공하는 단계를 포함하는 것을 특징으로 하는 임의 파형 발생 방법.
제23항에 있어서, 기준 클럭의 소스의 주파수 변경 파라미터를 나타내주는 신호를 수신하는 단계와;

주파수 변경 파라미터로 인한 기준 클럭의 변동을 결정하는 단계와;

소정 변동에 응답하여 제1 전환의 선택을 변경하는 단계를 추가로 포함하는 것을 특징으로 하는 임의 파형 발생 방법.
제32항에 있어서, 주파수 변경 파라미터는 기준 클럭의 소스의 온도인 것을 특징으로 하는 임의 파형 발생 방법.
제32항에 있어서, 주파수 변경 파라미터는 기준 클럭의 소스의 수명인 것을 특징으로 하는 임의 파형 발생 방법.
제23항에 있어서, 신호 경로를 통한 전환을 위한 전파 시간이 제2 신호 경로를 통한 전환을 위한 전파 시간에 동일하게 되도록 각각의 신호 경로를 통한 전환의 전파에 소정 시간 지연을 가산하는 단계를 추가로 포함하는 것을 특징으로 하는 임의 파형 발생 방법.