KR20050012469A - 플라즈마 디스플레이 패널의 구동방법 - Google Patents

플라즈마 디스플레이 패널의 구동방법

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KR20050012469A
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Abstract

본 발명은 잔상을 최소화할 수 있도록 한 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
본 발명의 플라즈마 디스플레이 패널의 구동방법은 한 프레임이 초기화기간동안 주사전극에 초기화펄스를 인가하여 방전셀을 초기화시키는 단계와; 어드레스기간동안 주사전극 및 어드레스전극간에 방전을 일으켜 방전셀을 선택하는 단계와; 서스테인기간동안 선택된 상기 방전셀들에서 계조에 대응되는 방전을 일으키는 단계와; 소거기간동안 서스테인 방전을 소거시키는 단계와; 어드레스기간, 서스테인기간 및 소거기간 중 적어도 하나 이상의 기간동안 형성된 벽전하 중 일부를 제거시키는 잔상제거기간을 포함한다.

Description

플라즈마 디스플레이 패널의 구동방법{Method of Driving Plasma Display Panel}
본 발명은 플라즈마 디스플레이 패널의 구동방법에 관한 것으로 특히, 잔상을 최소화할 수 있도록 한 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 한다)은 He+Xe, Ne+Xe, He+Xe+Ne 등의 불활성 혼합가스가 방전할 때 발생하는 자외선이 형광체를 발광시킴으로써 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 화질이 향상되고 있다.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 주사전극(30Y) 및 유지전극(30Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(20X)을 구비한다.
주사전극(30Y)과 유지전극(30Z) 각각은 투명전극(12Y,12Z)과, 투명전극(12Y,12Z)의 선폭보다 작은 선폭을 가지며 투명전극의 일측 가장자리에 형성되는 금속버스전극(13Y,13Z)을 포함한다. 투명전극(12Y,12Z)은 통상 인듐틴옥사이드(Indium-Tin-Oxide : ITO)로 상부기판(10) 상에 형성된다. 금속버스전극(13Y,13Z)은 통상 크롬(Cr) 등의 금속으로 투명전극(12Y,12Z) 상에 형성되어 저항이 높은 투명전극(12Y,12Z)에 의한 전압강하를 줄이는 역할을 한다.
주사전극(30Y)과 유지전극(30Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다.
어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체층(26)이 도포된다. 어드레스전극(20X)은 주사전극(30Y) 및 유지전극(30Z)과 교차되는 방향으로 형성된다. 격벽(24)은 직선 또는 격자형으로 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체층(26)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전공간에는 불활성 혼합가스가 주입된다.
PDP는 화상의 계조를 구현하기 위하여, 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 시분할 구동하게 된다. 각 서브필드는 전화면을 초기화시키기 위한 초기화기간과, 주사라인을 선택하고 선택된 주사라인에서 셀을 선택하기 위한어드레스기간과, 방전횟수에 따라 계조를 구현하는 서스테인기간으로 나뉘어진다. 여기서, 초기화기간은 상승램프파형이 공급되는 셋업기간과 하강램프파형이 공급되는 셋다운 기간으로 나뉘어진다.
예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 도 2와 같이 1/60 초에 해당하는 프레임 기간(16.67ms)은 8개의 서브필드들(SF1내지SF8)로 나누어지게 된다. 8개의 서브 필드들(SF1내지SF8) 각각은 전술한 바와 같이, 초기화기간, 어드레스기간과 서스테인기간으로 나누어지게 된다. 각 서브필드의 초기화기간과 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간은 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다.
도 3은 두 개의 서브필드에 공급되는 PDP의 구동파형을 나타낸다.
도 3에 있어서, Y는 주사전극을 나타내며, Z는 유지전극을 나타낸다. 그리고 X는 어드레스전극을 나타낸다.
도 3을 참조하면, PDP는 전화면을 초기화시키기 위한 초기화기간, 셀을 선택하기 위한 어드레스 기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인기간으로 나누어 구동된다.
초기화기간에 있어서, 셋업기간에는 모든 주사전극들(Y)에 상승 램프파형(Ramp-up)이 동시에 인가된다. 이 상승 램프파형(Ramp-up)에 의해 전화면의 셀들 내에는 미약한 방전이 일어나게 되어 셀들 내에 벽전하가 생성된다. 이와 같은 상승 램프파형(Ramp-up)은 서스테인전압(Vs)으로부터 셋업전압(Vsetup)과 서스테이 전압(Vs)의 합 전합까지 상승한다.
셋다운기간에는 상승 램프파형(Ramp-up)이 공급된 후, 상승 램프파형(Ramp-up)의 피크전압보다 낮은 정극성 전압(Vs)에서 떨어지는 하강 램프파형(Ramp-down)이 주사전극들(Y)에 동시에 인가된다. 하강 램프파형(Ramp-down)은 셀들 내에 미약한 소거방전을 일으킴으로써 셋업방전에 의해 생성된 벽전하 및 공간전하 중 불요전하를 소거시키게 되고 전화면의 셀들 내에 어드레스 방전에 필요한 벽전하를 균일하게 잔류시키게 된다.
어드레스기간에는 부극성 스캔펄스(scan)가 주사전극들(Y)에 순차적으로 인가됨과 동시에 어드레스전극들(X)에 정극성의 데이터펄스(data)가 인가된다. 이 스캔펄스(scan)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 벽전하가 생성된다.
한편, 셋다운기간과 어드레스기간 동안에 유지전극들(Z)에는 서스테인전압레벨(Vs)의 정극성 직류전압이 공급된다.
서스테인기간에는 주사전극들(Y)과 유지전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 그러면 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 주사전극(Y)과 유지전극(Z) 사이에 면방전 형태로 서스테인방전이 일어나게 된다. 마지막으로, 서스테인방전이 완료된 후에는 펄스폭이 작은 소거 램프파형(erase)이 유지전극(Z)에 공급되어 셀 내의 벽전하를 소거시키게 된다.
이와 같이 구동되는 종래의 PDP에서는 고정된 화상을 일정시간 동안 구현할 때 초기화기간에 발생되는 셋업방전의 광에 의하여 잔상이 발생되는 문제점이 있다. 다시 말하여, 고정된 화상정보를 일정시간 구현하게 되면 소거 램프파형(erase)이 인가된 후에도 방전셀에 다수의 벽전하(및 하전입자)가 잔존하고, 이 벽전하에 의하여 초기화기간에서 강한(빠른) 셋업방전이 발생된다. 여기서, 강한(빠른) 셋업방전에 의하여 생성된 광에 의하여 PDP에서는 잔상이 표시되게 된다. 특히, 이러한 잔상은 풀화이트를 구현할 때 더욱 심하게 나타난다.
이를 도 4를 참조하여 상세히 설명하면, PDP에서 풀화이트를 구현하기 이전에 발생되는 셋업방전과 풀화이트를 구현한 후 발생되는 셋업방전과는 소정의 시간차가 존재하게 된다. 다시 말하여, 풀화이트를 구현한 후에는 방전개시전압이 낮아져 셋업방전이 빨리 발생되는 것을 알 수 있다. 즉, 풀화이트가 구현된 후 발생되는 셋업방전은 이전 서스테인기간과 시간적으로 인접되게 위치된다. 따라서, 셋업방전에 의한 발생된 광은 서브필드와 서브필드의 경계부분에서 발생되고, 이 광에 의하여 잔상이 발생되게 된다.
따라서, 본 발명의 목적은 잔상을 최소화할 수 있도록 한 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도.
도 2는 일반적인 플라즈마 디스플레이 패널의 한 프레임을 나타내는 도면.
도 3은 종래의 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도.
도 4는 도 3에 도시된 상승램프파형에 의하여 발생되는 셋업방전을 나타내는 도면.
도 5는 본 발명의 실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도.
도 6은 도 5에서 제 1잔상제거기간만이 포함되었을 때 상승램프파형에 의하여 발생되는 셋업방전을 나타내는 도면.
도 7은 도 5에서 제 1 및 제 2잔상제거기간이 포함되었을 때 상승램프파형에 의하여 발생되는 셋업방전을 나타내는 도면.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 상부기판 12Y,12Z : 투명전극
13Y,13Z : 버스전극 14,22 : 유전체층
16 : 보호막 18 : 하부기판
20X : 어드레스전극 24 : 격벽
26 : 형광체층
상기 목적을 달성하기 위하여 본 발명의 플라즈마 디스플레이 패널의 구동방법은 한 프레임이 초기화기간동안 주사전극에 초기화펄스를 인가하여 방전셀을 초기화시키는 단계와; 어드레스기간동안 주사전극 및 어드레스전극간에 방전을 일으켜 방전셀을 선택하는 단계와; 서스테인기간동안 선택된 상기 방전셀들에서 계조에 대응되는 방전을 일으키는 단계와; 소거기간동안 서스테인 방전을 소거시키는 단계와; 어드레스기간, 서스테인기간 및 소거기간 중 적어도 하나 이상의 기간동안 형성된 벽전하 중 일부를 제거시키는 잔상제거기간을 포함한다.
상기 잔상제거기간동안 어드레스전극에 정극성의 잔상제거펄스가 인가된다.
상기 잔상제거기간은 소거기간과 서스테인기간의 사이에 위치된다.
상기 잔상제거기간은 현재 프레임의 소거기간과 다음 프레임의 초기화기간 사이에 위치된다.
상기 잔상제거기간은 소거기간과 서스테인기간의 사이 및 현재 프레임의 소거기간과 다음 프레임의 초기화기간 사이에 위치된다.
상기 잔상제거펄스의 전압값은 방전셀에서 방전이 일어나지 않도록 설정된다.
상기 잔상제거펄스는 구형파, 램프파 및 삼각파 중 어느 하나로 선택된다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하 도 5 내지 도 7을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 5는 본 발명의 실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도이다.
도 5에 있어서 Y는 주사전극, Z는 유지전극, X는 어드레스전극을 나타낸다.
도 5를 참조하면, PDP는 전화면을 초기화시키기 위한 초기화기간, 셀을 선택하기 위한 어드레스 기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인 기간, 잔상을 제거하기 위한 제 1 및 제 2잔상제거기간 및 서스테인 방전을 소거시키기 위한 소거기간으로 나누어 구동된다. 여기서, 제 1잔상제거기간은 서스테인기간과 소거기간의 사이에 위치되며, 제 2잔상제거기간은 소거기간과 다음 초기화기간의 사이에 위치된다.
초기화기간에 있어서, 셋업기간에는 모든 주사전극들(Y)에 상승 램프파형(Ramp-up)이 동시에 인가된다. 이 상승 램프파형(Ramp-up)에 의해 전화면의 셀들 내에는 미약한 방전이 일어나게 되어 셀들 내에 벽전하가 생성된다.
셋다운기간에는 상승 램프파형(Ramp-up)이 공급된 후, 상승 램프파형(Ramp-up)의 피크전압보다 낮은 정극성 전압(Vs)에서 떨어지는 하강 램프파형(Ramp-down)이 주사전극들(Y)에 동시에 인가된다. 하강 램프파형(Ramp-down)은 셀들 내에 미약한 소거방전을 일으킴으로써 셋업방전에 의해 생성된 벽전하 및 공간전하 중 불요전하를 소거시키게 되고 전화면의 셀들 내에 어드레스 방전에 필요한 벽전하를 균일하게 잔류시키게 된다.
어드레스기간에는 부극성 스캔펄스(scan)가 주사전극들(Y)에 순차적으로 인가됨과 동시에 어드레스전극들(X)에 정극성의 데이터펄스(data)가 인가된다. 이스캔펄스(scan)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 벽전하가 생성된다.
한편, 셋다운기간과 어드레스기간 동안에 유지전극들(Z)에는 서스테인전압레벨(Vs)의 정극성 직류전압이 공급된다.
서스테인기간에는 주사전극들(Y)과 유지전극들(Z)에 교번적으로 서스테인 펄스(sus)가 인가된다. 그러면 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)의 전압값이 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 주사전극(Y)과 유지전극(Z) 사이에 면방전 형태로 서스테인 방전이 일어나게 된다.
제 1잔상제거기간에는 어드레스전극들(X)에 정극성의 제 1잔상제거펄스(AFP1)가 공급된다. 그러면 어드레스전극들(X)에 형성된 다수의 정극성의 벽전하 중 일부 벽전하가 제거된다. 다시 말하여, 제 1잔상제거펄스(AFP1)는 어드레스전극(X)에 형성된 벽전하의 전압량을 감소시킨다. 여기서, 제 1잔상제거펄스(AFP1)의 전압값은 서스테인펄스(sus)의 전압값보다 낮게 설정된다. 다시 말하여, 제 1잔상제거펄스(AFP1)의 전압값은 방전셀에서 방전이 일어나지 않도록 설정된다.
소거기간에는 유지전극들(Z)에 소거 램프파형(erase)이 인가되어 셀 내의 벽전하를 소거시키게 된다.
제 2잔상제거기간에는 어드레스전극들(X)에 정극성의 제 2잔상제거펄스(AFP2)가 공급된다. 그러면 어드레스전극들(X)에 형성된 다수의 정극성의 벽전하 중 일부 벽전하게 제거된다. 다시 말하여, 제 2잔상제거펄스(AFP2)는 어드레스전극(X)에 형성된 벽전하의 전압량을 감소시킨다. 여기서, 제 2잔상제거펄스(AFP2)의 전압값은 서스테인펄스(sus)의 전압값보다 낮게 설정된다. 다시 말하여, 제 2잔상제거펄스(AFP2)의 전압값은 방전셀에서 방전이 일어나지 않도록 설정된다. 한편, 본 발명에선 제 1 및 제 2잔상제거펄스(AFP1,AFP2)는 정극성의 펄스, 예를 들면 정극성의 구형파, 램프파, 삼각파 등 다양한 펄스로 설정될 수 있다.
이와 같이 구동되는 본 발명의 PDP에서는 어드레스전극들(X)에 형성된 벽전하를 제거시키기 위한 제 1 및 제 2잔상제거기간을 구비한다. 이와 같이 제 1 및 제 2잔상제거기간동안 어드레스전극들(X)에 형성된 정극성의 벽전하가 일부 제거되면 다음 초기화기간에 발생되는 셋업방전에 의한 잔상현상이 최소화되게 된다. 실제 실험적으로 제 1 및 제 2잔상제거펄스(AFP1)가 인가되면 셋업방전에 의하여 발생되는 광은 표 1과 같이 나타난다.
종래 PDP 본 발명 PDP
풀화이트 구동전 1.01 1.01
풀화이트 구동후 1.17 1.14
10 분후 1.13 1.08
20 분후 1.09 1.05
30 분후 1.08 1.03
표 1을 참조하면, 본 발명의 PDP에서는 종래의 PDP에 비하여 셋업방전에 의하여 발생되는 광의 휘도가 낮아짐을 알 수 있다. 그리고, 종래의 PDP에 비하여 빠른 시간안에 휘도가 낮아지게 된다. 이와 같이 본 발명에서는 셋업방전에 의하여 발생되는 광의 휘도를 낮춤으로서 잔상현상을 최소화할 수 있다. 아울러, 본 발명에서는 셋업방전에 의하여 발생되는 광의 휘도를 낮춤으로서 콘트라스트를 향상시킬 수 있다. 다시 말하여, 셋업방전에 의하여 발생되는 광은 휘도에 기여하지 않으므로 셋업방전에 의하여 발생되는 광의 휘도를 낮추게되면 콘트라스트가 향상된다.
한편, 본 발명에서는 제 1잔상제거기간 및 제 2잔상제거기간 중 어느 하나만을 구비할 수 있다. 다시 말하여, 제 1잔상제거펄스(AFP1) 및 제 2잔상제거펄스(AFP2) 중 어느 하나만을 인가하여 잔상현상을 최소화할 수 있다.
이를 도 6 및 도 7을 참조하여 상세히 설명하기로 한다. 도 6은 제 1잔상제거기간만을 적용한 PDP의 시뮬레이션 결과고, 도 7은 제 1 및 제 2잔상제거기간 모드를 적용한 PDP의 시뮬레이션 결과다.
도 6을 참조하면, 제 1잔상제거기간만을 적용한 본 발명의 PDP에서는 풀화이트를 구현하기 이전에 발생되는 셋업방전과 풀화이트를 구현한 후 발생되는 셋업방전과 약간의 시간차가 존재하게 된다. 여기서, 도 4와 비교해보면 종래의 PDP에서보다 풀화이트를 구현하기 이전에 발생되는 셋업방전과 풀화이트를 구현한 후 발생되는 셋업방전의 시간차가 줄어듬을 알 수 있다. 즉, 본 발명의 PDP에서는 풀화이트를 구현한 후 발생되는 셋업방전과 풀화이트를 구현하기 이전에 발생되는 셋업방전의 시간차를 줄임으로써 셋업방전에 의하여 발생되는 잔상을 최소화할 수 있다.
도 7을 참조하면, 제 1 및 제 2잔상제거기간을 적용한 본 발명의 PDP에서는 풀화이트를 구현하기 이전에 발생되는 셋업방전과 풀화이트를 구현한 후 발생되는셋업방전간에 거의 시간차가 존재하지 않는다. 따라서, 본 발명에서는 셋업방전에 의하여 발생되는 잔상을 최소화할 수 있다.
상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널의 구동방법에 의하면 소거 램프파형(erase)의 앞 및/또는 뒤에 잔상제거펄스를 인가하여 어드레스전극에 형성되는 정극성 벽전하의 양을 제한함으로써 잔상현상을 최소화할 수 있다. 그리고, 본 발명에서는 초기화기간의 셋업방전에 의하여 발생되는 광의 휘도를 낮춤으로서 콘트라스트를 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (7)

  1. 한 프레임이 초기화기간동안 주사전극에 초기화펄스를 인가하여 방전셀을 초기화시키는 단계와;
    어드레스기간동안 주사전극 및 어드레스전극간에 방전을 일으켜 방전셀을 선택하는 단계와;
    서스테인기간동안 상기 선택된 방전셀들에서 계조에 대응되는 방전을 일으키는 단계와;
    소거기간동안 상기 서스테인 방전을 소거시키는 단계와;
    상기 어드레스기간, 서스테인기간 및 소거기간 중 적어도 하나 이상의 기간동안 형성된 벽전하 중 일부를 제거시키는 잔상제거기간을 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  2. 제 1항에 있어서,
    상기 잔상제거기간동안 상기 어드레스전극에 정극성의 잔상제거펄스가 인가되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  3. 제 1항에 있어서,
    상기 잔상제거기간은 상기 소거기간과 상기 서스테인기간의 사이에 위치되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  4. 제 1항에 있어서,
    상기 잔상제거기간은 현재 프레임의 소거기간과 다음 프레임의 초기화기간 사이에 위치되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  5. 제 1항에 있어서,
    상기 잔상제거기간은 상기 소거기간과 상기 서스테인기간의 사이 및 현재 프레임의 소거기간과 다음 프레임의 초기화기간 사이에 위치되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  6. 제 2항에 있어서,
    상기 잔상제거펄스의 전압값은 상기 방전셀에서 방전이 일어나지 않도록 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  7. 제 2항에 있어서,
    상기 잔상제거펄스는 구형파, 램프파 및 삼각파 중 어느 하나로 선택되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
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