KR20050012023A - 비휘발성 반도체 메모리 소자의 제조 방법 - Google Patents
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Abstract
비휘발성 반도체 메모리 소자의 제조 방법에 있어서, ONO 절연막 패턴을 형성하는 단계는 소자 분리 트렌지가 형성되어 있는 실리콘 기판 위에 제1 산화막, 질화막 및 제2 산화막을 차례로 형성하는 단계; 제2 산화막 위에 감광막을 도포하는 단계; 감광막을 노광, 현상 및 식각하여 ONO 절연막 패턴에 대응하는 감광막 패턴을 형성하는 단계; 감광막 패턴을 식각 방지막으로 하여 제2 산화막을 습식 식각으로 제거하여 ONO 절연막 패턴에 대응하는 제2 산화막 패턴을 형성하는 단계; 감광막 패턴을 습식 식각으로 제거하는 단계; 제2 산화막 패턴을 식각 방지막으로 하여 습식 식각으로 질화막을 제거하여 질화막 패턴을 형성하는 단계를 포함하는 비휘발성 반도체 메모리 소자의 제조 방법.
Description
본 발명은 비휘발성 반도체 메모리 소자의 제조 방법에 관한 것으로, 보다 상세하게는 부유 트랩형 소자를 가지는 비휘발성 반도체 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 플래시 메모리 같은 비휘발성 반도체 메모리 소자는 일단 메모리 소자에 데이타를 입력하면 별도의 소거 동작이 없을 경우 데이타를 계속 보유하는 특성을 가진 메모리 장치다. 따라서, 비휘발성 반도체 메모리 장치는 일반 디램 같은 휘발성 메모리 장치에 비해 리프레시(reflesh) 관련 회로가 불필요하고, 전력의 소모를 줄일 수 있다는 장점을 가진다.
그러나, 비휘발성 반도체 메모리 장치에서는 메모리 소자에 데이타를 기입하고 소거하기 위해 높은 전압이 인가되어야 하며, 데이타의 보유를 위한 별도의 신뢰성 있는 저장 장소가 필요하다. 이상을 감안할 때 비휘발성 반도체 메모리 장치의 구조 및 그 형성 공정이 복잡해질 수 있다. 가령, 비휘발성 메모리 장치에서는 고전압 영역과 저전압 영역을 단일 전원으로 구동하기 위해서 전압 강하를 위한 저항이 더 필요할 수 있다.
한편, 비휘발성 반도체 메모리 소자의 메모리 셀을 형성하는 소자는 그 구조에 따라 부유 게이트형 소자(floating gate type device)와 부유 트랩형 소자(floating trap type device)로 나눌 수 있다. 이 가운데 부유 트랩형 소자에서는 메모리 소자에서 게이트 전극과 반도체 기판 사이에 설치된 비도전성 전하 저장층 내에 형성되는 트랩에 전하를 저장하는 방법에 의해 프로그래밍을 수행할 수 있다. 부유 트랩을 형성하기 위해서는 전하 저장층을 형성하는 실리콘 질화막 등의 상하에 터널링(tunneling) 절연막과 블로킹 절연막이 형성된다.
부유 트랩형 메모리 소자로서 전형적인 SONOS(Silicon Oxide Nitride Oxide Semiconductor) 구조에서, 고전압용 단위 메모리 트랜지스터 소자에는 반도체 기판의 활성 영역 상에 차례로 적층된 터널링 절연막, 전하 저장층, 블로킹 절연막 및 게이트 전극이 위치한다. 게이트 전극 양측의 활성영역에는 불순물 확산층이 형성되어 있다. 일반적으로 터널링 절연막은 열산화막으로 형성되고, 전하 저장층은 실리콘 질화막으로 형성된다.
SONOS 구조를 형성하는 공정에 있어서, 제1 산화막, 질화막 및 제2 산화막으로 이루어진 ONO(Oxide-Nitride-Oxide) 절연막 패턴을 형성하기 위해 건식 식각을 사용한다. 이 경우 소자 분리 트렌치(shallow trench isolation, STI)가 존재하는 주변부 영역의 ONO 절연막은 제거된다.
이 경우에 소자 분리 트렌치(shallow trench isolation, STI) 영역의 단차 부분에 ONO 절연막이 측벽(Sidewall) 형태로 잔존한다. 따라서, 이후 산화막 식각 공정에 의해 잔존하는 측벽 형태의 ONO 절연막의 하부가 과식각된다. 따라서, 후속 공정에서 ONO 절연막의 하부의 과식각된 부분에 폴리 실리콘이 채워져서, 폴리 실리콘 서로 간에 접촉되는 현상이 발생할 수 있다는 문제점을 가지고 있다.
또한, 이 경우에 SONOS 구조의 고전압용 단위 메모리 트랜지스터 소자의 VT곡선이 웨이퍼 및 웨이퍼 상 위치에 따라 많이 달라지게 된다는 문제점을 가지고 있다.
본 발명은 상기 문제점을 해결하기 위한 것으로서, SONOS 구조의 고전압용 단위 메모리 트랜지스터 소자의 문턱 전압이 웨이퍼 및 웨이퍼 상 위치마다 일정한 비휘발성 반도체 메모리 소자의 제조 방법을 제공하는 데 목적이 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 반도체 메모리 소자의 SONOS 구조의 ONO 절연막 패턴을 도시한 도면이고,
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 비휘발성 반도체 메모리 소자의 제조 방법을 도시한 도면이고,
도 3은 종래의 건식 식각법에 의해 ONO 절연막 패턴을 형성할 경우에 소자 분리 트렌치 영역에 산화막 측벽이 남아있는 것을 도시한 도면이고,
도 4는 종래의 건식 식각법에 의해 ONO 절연막 패턴을 형성할 경우에 소자 분리 트렌치 영역에 질화막 측벽이 남아있는 것을 도시한 도면이고,
도 5는 본 발명의 일 실시예에 따른 비휘발성 반도체 메모리 소자의 제조 방법에 따라 제조한 비휘발성 반도체 메모리 소자의 문턱 전압을 도시한 도면이다.
<도면의 주요부분에 대한 부호의 설명>
110 : 실리콘 기판 120 : 소자 분리 트렌치
130 : 제1 산화막 141 : 질화막 패턴
151 : 제2 산화막 패턴 152 : 산화막 측벽
160 : ONO 절연막 패턴
상기 목적을 달성하기 위한 본 발명의 비휘발성 반도체 메모리 소자의 제조 방법에 있어서, ONO 절연막 패턴을 형성하는 단계는 소자 분리 트렌지가 형성되어 있는 실리콘 기판 위에 제1 산화막, 질화막 및 제2 산화막을 차례로 형성하는 단계; 상기 제2 산화막 위에 감광막을 도포하는 단계; 상기 감광막을 노광, 현상 및 식각하여 ONO 절연막 패턴에 대응하는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각 방지막으로 하여 제2 산화막을 습식 식각으로 제거하여 ONO 절연막 패턴에 대응하는 제2 산화막 패턴을 형성하는 단계; 상기 감광막 패턴을 습식 식각으로 제거하는 단계; 상기 제2 산화막 패턴을 식각 방지막으로 하여 습식 식각으로 질화막을 제거하여 질화막 패턴을 형성하는 단계를 포함하는 것이 바람직하다.
또한, 상기 제2 산화막의 제거는 불산을 포함하는 용액으로, 상기 감광막 패턴의 제거는 황산을 포함하는 용액으로, 상기 질화막 패턴의 제거는 인산을 포함하는 용액으로 하는 것이 바람직하다.
또한, 상기 불산을 포함하는 용액, 상기 황산을 포함하는 용액 및 상기 인산을 포함하는 용액은 불산, 황산 및 인산의 농도가 각각 0.001 내지 1몰인 것이 바람직하다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 상세하게 설명하면 다음과 같다.
도 1에는 본 발명의 일 실시예에 따른 비휘발성 반도체 메모리 소자의 SONOS 구조가 도시되어 있다.
도 1에 도시된 바와 같이, 실리콘 기판(110)의 상부에 N형 불순물로 도핑된 소스 영역(11), 소스/드레인 영역(13, 15) 및 드레인 영역(17)이 형성되어 있고, N형 불순물이 고농도로 도핑된 LDD 영역(12, 14, 16)이 소스 영역(11)의 일측, 소스/드레인 영역(13, 15)의 양측 및 드레인 영역(17)의 일측에 각각 형성되어 있다.
고전압용 단위 메모리 트랜지스터 소자의 ONO 절연막 패턴(160)은 실리콘 기판(110)의 활성 영역 상에 차례로 적층된 제1 산화막(130), 전하 저장층인 질화막패턴(141) 및 제2 산화막 패턴(151)을 포함한다.
일반적으로 제1 산화막(130) 및 제2 산화막 패턴(151)은 열산화막으로 형성되고, 전하 저장층(141)은 실리콘 질화막으로 형성된다.
그리고, 실리콘 기판(110) 위에는 소자 분리 트렌치(120)가 형성되어 있다.
제1 산화막(130) 위에는 다결정 규소로 이루어진 리콜 게이트 전극(41)과 패스 게이트 전극(42)이 형성되어 있고, 이들 두 게이트 전극(41, 42) 사이에 위치하는 ONO 절연막 패턴의 제2 산화막(151) 위에는 다결정 규소로 이루어진 SONOS 게이트 전극(43)이 형성되어 있다.
게이트 전극(41, 42, 43)은 보호 산화막(71)에 덮여 있고, 그 바깥으로 측벽 절연막(72)이 형성되어 있고, 측벽 절연막(72)의 위에는 층간 절연막(50)이 형성되어 있다.
3개의 게이트 전극(41, 42, 43)은 층간 절연막(50) 및 보호 산화막(71)을 관통하는 비아(61, 62, 63)를 통하여 배선(90)과 연결되어 있고, 소스 영역(11)과 드레인 영역(17)은 층간 절연막(50) 및 게이트 산화막(21)을 관통하는 비아(64, 65)를 통하여 배선(90)과 연결되어 있다.
제1 절연막, 전하 저장층 및 제2 절연막으로 이루어진 ONO 절연막 패턴을 형성하는 방법에 대하여 이하에서 상세히 설명한다.
도 2a 내지 도 2f에는 ONO 절연막 패턴의 제조 방법을 설명하기 위해 ONO 절연막 패턴과 소자 분리 트렌치만을 개략적으로 도시하였다.
본 발명의 일 실시예에 따른 비휘발성 반도체 메모리 소자 중 ONO 절연막 패턴의 제조 방법은 우선, 도 2a에 도시된 바와 같이, 소자 분리 트렌치(120)가 형성되어 있는 실리콘 기판(110) 위에 제1 산화막(130), 질화막(140) 및 제2 산화막(150)을 차례로 형성한다.
그리고, 도 2b에 도시된 바와 같이, 제2 산화막(150) 위에 감광막(170)을 도포한다. 그리고, 도 2c에 도시된 바와 같이, 감광막(170)을 노광, 현상 및 식각하여 ONO 절연막 패턴(160)에 대응하는 감광막 패턴(171)을 형성한다.
다음으로, 도 2d에 도시된 바와 같이, 이러한 감광막 패턴(171)을 식각 방지막으로 하여 0.001 내지 1몰의 불산(HF)으로 제2 산화막을 제거하여 제2 산화막 패턴(151)을 형성한다. 이 경우에 소자 분리 트렌치(120)의 단차 부분에 존재하는 제2 산화막도 제거되어 산화막 측벽이 발생하지 않는다.
건식 식각의 경우에는 소자 분리 트렌치(120)의 단차 부분에 존재하는 제2 산화막이 제거되지 않고 남아 도 3에 도시된 바와 같이, 산화막 측벽(152)이 잔존한다. 불산을 이용한 습식 식각으로 제2 산화막을 제거하여 제2 산화막 패턴(151)을 형성하는 경우에는 이러한 문제점이 발생하지 않는다.
그리고, 도 2e에 도시된 바와 같이, 감광막 패턴(171)을 0.001 내지 1몰의 황산(H2SO4)으로 스트립한다.
그리고, 도 2f에 도시된 바와 같이, 제2 산화막 패턴(151)을 식각 방지막으로 하여 0.001 내지 1몰의 인산(H2PO3)으로 질화막을 제거하여 질화막 패턴(141)을 형성한다.
즉, 제2 산화막 패턴(151)을 이루는 산화막과 질화막의 인산에 대한 선택비는 수십 대 일 정도이므로 제2 산화막 패턴(151)은 거의 식각되지 않고 질화막만 식각되어 질화막 패턴(141)을 형성한다.
건식 식각의 경우에는 소자 분리 트렌치(120)의 단차 부분에 존재하는 제2 산화막이 제거되지 않고 남아 도 4에 도시된 바와 같이, 산화막 측벽(152)이 잔존하고, 따라서, 산화막 측벽(152)의 하부에 위치하는 질화막 측벽(142)도 남아있게 된다. 불산을 이용한 습식 식각으로 제2 산화막을 제거하여 제2 산화막 패턴(151)을 형성하는 경우에는 산화막 측벽(152)이 남아있지 않으므로 이러한 문제점이 발생하지 않는다.
따라서, 종래와 같이, 소자 분리 트렌치(shallow trench isolation, STI) 영역의 단차 부분에 ONO 절연막이 측벽(Sidewall) 형태로 잔존함으로써 후속 공정에서 ONO 절연막의 하부의 과식각된 부분에 폴리 실리콘이 채워져서, 폴리 실리콘 서로 간에 접촉되는 현상은 발생하지 않는다.
본 발명의 일 실시예와 같이, ONO 절연막 패턴(160)을 습식 식각을 이용하여 형성한 경우에 도 5에 도시된 바와 같이, SONOS 구조의 고전압용 단위 메모리 트랜지스터 소자의 문턱 전압은 웨이퍼 및 웨이퍼 상 위치에 따라 변하지 않고 일정해진다.
이와 같이 ONO 절연막 패턴(160)을 형성한 후에는 P형 불순물로 도핑된 다결정 규소층을 1,000~3,000Å의 두께로 증착하고 선택적으로 식각하여 리콜 게이트 전극(41), 패스 게이트 전극(42) 및 SONOS 게이트 전극(43)을 형성한다. 이 때,SONOS 게이트 전극(43)은 ONO 절연막 패턴(160) 위에 형성된다.
이어서, 게이트 전극(41, 42, 43)을 마스크로 하여 실리콘 기판(110)에 N형 불순물을 저농도로 도핑함으로써 LDD 영역(12, 14, 16)을 형성한다. 이 때, 소스 영역(11), 소스/드레인 영역(13, 15) 및 드레인 영역(17)이 될 부분에도 저농도의 N형 불순물이 도핑된다.
다음, 리콜, 패스 및 SONOS 게이트 전극(41, 42, 43) 표면을 산화하여 보호 산화막(71)을 형성하고, 다시 산화막을 증착하고 선택적으로 식각하여 측벽 산화막(72)을 형성한다.
이이서, 게이트 전극(41, 42, 43)과 측벽 산화막(72)을 마스크로 하여 반도체 기판(10)에 N형 불순물을 고농도로 도핑함으로써 소스 영역(11), 소스/드레인 영역(13, 15) 및 드레인 영역(17)을 형성한다.
다음, PE-TEOS, FSG, USG 등의 절연 물질로 층간 절연막(50)을 형성한 후 소스 영역(11) 및 드레인 영역(17)을 노출하는 비아홀과 게이트 전극(41, 42, 43)을 각각 노출하는 비아홀을 형성한다. 비아홀에는 텅스텐 등의 금속을 채워 플러그를 형성함으로써 비아(61, 62, 63, 64, 65)를 완성한다.
이후 층간 절연막(50) 위에 금속막을 형성한 후 선택적 식각 공정으로 금속막을 패터닝하여 비아(61, 62, 63, 64, 65)와 연결되는 금속 배선층(90)을 형성한다. 이후 필요에 따라 층간 절연막과 금속 배선층을 몇 층 더 형성할 수 있다.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다.
본 발명에 따른 비휘발성 반도체 메모리 소자의 제조 방법은 건식 식각으로 ONO 절연막을 제거하던 것 대신에 습식 식각을 이용함으로써 종래 건식 식각시 발생하였던 폴리 실리콘 붙음 현상을 제거할 수 있다는 장점이 있다.
또한, 건식 식각시 발생하는 플라즈마 데미지는 웨이퍼 별, 웨이퍼 상 위치 별 문턱 전압의 차이를 유발시켰으나, 습식 식각으로 진행할 경우에는 플라즈마 데미지가 발생하지 않으므로 웨이퍼 별, 웨이퍼 상 위치 별 문턱 전압의 차이가 발생하지 않는다는 장점이 있다.
Claims (3)
- 비휘발성 반도체 메모리 소자의 제조 방법에 있어서, ONO 절연막 패턴을 형성하는 단계는소자 분리 트렌지가 형성되어 있는 실리콘 기판 위에 제1 산화막, 질화막 및 제2 산화막을 차례로 형성하는 단계;상기 제2 산화막 위에 감광막을 도포하는 단계;상기 감광막을 노광, 현상 및 식각하여 ONO 절연막 패턴에 대응하는 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 식각 방지막으로 하여 제2 산화막을 습식 식각으로 제거하여 ONO 절연막 패턴에 대응하는 제2 산화막 패턴을 형성하는 단계;상기 감광막 패턴을 습식 식각으로 제거하는 단계;상기 제2 산화막 패턴을 식각 방지막으로 하여 습식 식각으로 질화막을 제거하여 질화막 패턴을 형성하는 단계를 포함하는 비휘발성 반도체 메모리 소자의 제조 방법.
- 제1항에서,상기 제2 산화막의 제거는 불산을 포함하는 용액으로, 상기 감광막 패턴의 제거는 황산을 포함하는 용액으로, 상기 질화막 패턴의 제거는 인산을 포함하는 용액으로 하는 비휘발성 반도체 메모리 소자의 제조 방법.
- 제2항에서,상기 불산을 포함하는 용액, 상기 황산을 포함하는 용액 및 상기 인산을 포함하는 용액은 불산, 황산 및 인산의 농도가 각각 0.001 내지 1몰인 비휘발성 반도체 메모리 소자의 제조 방법.
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| KR10-2003-0051108A KR100529649B1 (ko) | 2003-07-24 | 2003-07-24 | 비휘발성 반도체 메모리 소자의 제조 방법 |
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