KR20050011486A - Method for forming element isolation layer of semiconductor device - Google Patents

Method for forming element isolation layer of semiconductor device Download PDF

Info

Publication number
KR20050011486A
KR20050011486A KR1020030050618A KR20030050618A KR20050011486A KR 20050011486 A KR20050011486 A KR 20050011486A KR 1020030050618 A KR1020030050618 A KR 1020030050618A KR 20030050618 A KR20030050618 A KR 20030050618A KR 20050011486 A KR20050011486 A KR 20050011486A
Authority
KR
South Korea
Prior art keywords
trench
pad nitride
pad
layer
forming
Prior art date
Application number
KR1020030050618A
Other languages
Korean (ko)
Other versions
KR100984854B1 (en
Inventor
이준현
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020030050618A priority Critical patent/KR100984854B1/en
Publication of KR20050011486A publication Critical patent/KR20050011486A/en
Application granted granted Critical
Publication of KR100984854B1 publication Critical patent/KR100984854B1/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

PURPOSE: A method of forming an isolation layer of a semiconductor device is provided to prevent a hump phenomenon and an inverse narrow width effect by rounding an edge part of an active region adjacent to a trench. CONSTITUTION: A pad oxide layer and a pad nitride layer are formed on a silicon substrate(21). A pad nitride layer pattern having an inclined profile is formed by removing selectively the pad nitride layer. The pad nitride layer and an exposed part of the silicon substrate are etched to form a trench(25). A first rounding process for the trench is performed. A sacrificial oxide layer(26) is formed on a surface of the trench. A second rounding process for an edge part of the trench is performed. An HDP oxide layer is formed to bury the trench. A surface of the HDP oxide layer is planarized to expose the pad nitride layer pattern. An isolation layer(27b) is formed by removing the residual pad oxide layer and the pad nitride layer pattern.

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FORMING ELEMENT ISOLATION LAYER OF SEMICONDUCTOR DEVICE}METHODS FOR FORMING ELEMENT ISOLATION LAYER OF SEMICONDUCTOR DEVICE

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성에서의 모트 (moat)를 개선할 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다.The present invention relates to a method of forming a device isolation film of a semiconductor device, and more particularly, to a method of forming a device isolation film of a semiconductor device capable of improving the moat in forming a device isolation film using a shallow trench isolation (STI) process. It is about.

반도체 기술의 진보와 더불어 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. 이것은 고집적 소자로 갈수록 소자 영역의 폭이 감소되고 있는 추세에서 상대적으로 소자 영역의 폭을 증가시키기 위해서는 소자분리 영역의 폭을 감소시켜야만 하기 때문이다.With the progress of semiconductor technology, the speed and integration of semiconductor devices have been rapidly progressing. As a result, the demand for miniaturization of patterns and high precision of pattern dimensions is increasing. This requirement applies not only to patterns formed in device regions, but also to device isolation films that occupy a relatively large area. This is because the width of the device region must decrease in order to increase the width of the device region in the trend that the width of the device region is decreasing toward the highly integrated device.

여기서, 기존의 소자분리막은 로코스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로코스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점이 있다.Here, a conventional device isolation film has been formed by a LOCOS process, and the device isolation film by the LOCOS process, as is well known, has a bird's-beak having a beak shape at its edge portion. Since it is generated, there is a disadvantage of generating a leakage current while increasing the area of the device isolation layer.

따라서, 상기 로코스 공정에 의한 소자분리막의 형성방법을 대신해서 적은 폭을 가지면서 우수한 소자 분리 특성을 갖는 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막의 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.Therefore, a method of forming a device isolation layer using a shallow trench isolation (STI) process having a small width and excellent device isolation characteristics instead of the method of forming a device isolation layer by the LOCOS process has been proposed, and most semiconductor devices are currently proposed. The device isolation film is formed by applying the STI process.

이러한 STI 공정을 적용한 소자분리막 형성방법에 대해 도 1a 내지 도 1g를 참조하여 설명하면 다음과 같다.A device isolation film forming method applying the STI process will be described below with reference to FIGS. 1A to 1G.

도 1a 내지 도 1g는 종래의 STI 공정을 이용한 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.1A to 1G are cross-sectional views illustrating processes of forming a device isolation layer using a conventional STI process.

STI 공정을 이용한 소자분리막 형성방법은, 도 1a에 도시된 바와 같이, 실리콘 기판(1) 상에 패드산화막(2)과 패드질화막(3) 및 소자분리 영역을 한정하는 감광막 패턴(미도시)을 차례로 형성한다. 그 다음, 도 1b에 도시된 바와 같이, 상기 감광막 패턴(미도시)을 식각 마스크로 이용하여 상기 패드질화막(3) 부분 및 그 아래의 패드산화막(2) 부분을 식각한 후 이어 노출된 기판 부분을 식각하여 반도체 기판(1) 내에 트렌치(4)를 형성한다.In the method of forming an isolation layer using an STI process, as shown in FIG. 1A, a photoresist layer pattern (not shown) defining a pad oxide layer 2, a pad nitride layer 3, and an isolation region is formed on a silicon substrate 1. Form in turn. Subsequently, as illustrated in FIG. 1B, the pad nitride layer 3 and the pad oxide layer 2 below are etched using the photoresist pattern (not shown) as an etching mask, and then the exposed substrate portion. Is etched to form the trenches 4 in the semiconductor substrate 1.

이어서, 도 1c에 도시된 바와 같이, 트렌치 식각시 트렌치(4)에 인접한 실리콘 기판의 가장자리 부분이 샤프한 프로파일을 가지고 있기 때문에 이것을 보완하기 위해 라운딩(Rounding) 산화 공정을 통해 측벽산화막(5)을 형성한다. 이때, 라운딩 산화 공정 후에 질화막(3)과 측벽산화막(5) 사이의 A 부분이 약간 라운딩(Rounding) 된다.그 다음, 도 1d에 도시된 바와 같이, 전체구조의 상면에 HDP 산화막(6)을 증착하여 트렌치(4)를 매립한다.Subsequently, as shown in FIG. 1C, since the edge portion of the silicon substrate adjacent to the trench 4 has a sharp profile during the trench etching, the sidewall oxide layer 5 is formed through a rounding oxidation process to compensate for this. do. At this time, after the rounding oxidation process, the portion A between the nitride film 3 and the sidewall oxide film 5 is slightly rounded. Then, as shown in FIG. 1D, the HDP oxide film 6 is placed on the upper surface of the entire structure. The trench 4 is buried by deposition.

이어서, 도 1e에 도시된 바와 같이, 상기 질화막(3)이 노출될 때까지 상기 HDP 산화막(6)을 CMP(Chemical Mechanical Polishing) 한다. 그 다음, 도 1f에 도시된 바와 같이, 상기 질화막(3)을 H3PO4 용액을 이용한 습식 식각 방법으로 제거한다.Subsequently, as shown in FIG. 1E, the HDP oxide film 6 is subjected to CMP (Chemical Mechanical Polishing) until the nitride film 3 is exposed. Next, as illustrated in FIG. 1F, the nitride layer 3 is removed by a wet etching method using an H 3 PO 4 solution.

이어서, 도 1g에 도시된 바와 같이, 질화막(3)을 제거한 후에 후속 공정인 게이트 산화막 공정을 진행하기 전에 실리콘 기판의 표면에 잔류하고 있는 이물질을 HF 용액을 사용한 습식 식각 공정으로 제거하여 트렌치형의 소자분리막(7)을 형성한다.Subsequently, as shown in FIG. 1G, the foreign material remaining on the surface of the silicon substrate is removed by a wet etching process using HF solution after the nitride film 3 is removed and before the gate oxide film process, which is a subsequent process, is performed. An element isolation film 7 is formed.

또한, 도 1g에서와 같이, 실리콘 기판의 표면에 잔류하고 있는 이물질 또는잔류 산화막을 완전히 제거하기 위한 목적으로 HF 용액을 사용하여 습식 세정을 하게 되는데, 이 때 HDP 산화막 가장자리에서 손실이 일어나 모트(moat : B)가 발생되어짐에 따라 소자분리막과 액티브 영역간의 경계면에서의 모트 정도는 더욱 심해진다.In addition, as shown in Figure 1g, the wet cleaning using the HF solution for the purpose of completely removing the foreign matter or residual oxide film remaining on the surface of the silicon substrate, the loss occurs at the edge of the HDP oxide film moat (moat) As B) is generated, the degree of mort at the interface between the device isolation film and the active region becomes more severe.

특히, 이렇게 모트(B)가 발생된 상태로 게이트 공정이 수행되면, 게이트 도전막이 코트 내에 매립되는데, 이 경우에 모트 내에 매립된 게이트 도전막이 게이트 식각 시에도 완전히 제거되지 않고 일부 잔류됨으로써, 반도체 소자의 특성을 저하 시키게 된다.In particular, when the gate process is performed in the state in which the mort B is generated, the gate conductive layer is buried in the coat. In this case, the gate conductive layer embedded in the mort is partially removed without being completely removed even when the gate is etched. Will lower the properties.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 소자분리막과 액티브 영역 경계에서의 모트 발생을 억제할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for forming a device isolation film of a semiconductor device capable of suppressing generation of mott at the boundary between an device isolation film and an active region.

도 1a 내지 도 1g는 종래의 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법을 설명하기 위한 공정별 단면도.1A to 1G are cross-sectional views illustrating processes of forming a device isolation film using a conventional shallow trench isolation (STI) process.

도 2a 내지 도 2h는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도.2A to 2H are cross-sectional views illustrating processes of forming a device isolation film according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

21 : 실리콘 기판 22 : 패드산화막21 silicon substrate 22 pad oxide film

23 : 패드질화막 24 : 감광막 패턴23: pad nitride film 24: photosensitive film pattern

26 : 희생산화막 27 : HDP 산화막26: sacrificial oxide film 27: HDP oxide film

27b : 소자분리막27b: device isolation film

상기 목적을 달성하기 위한 본 발명은, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막을 선택적으로 제거하여 경사진 프로파일을 갖는 패드질화막 패턴을 형성하는 단계; 상기 패드산화막과 노출된 기판 부분을 식각하고 트렌치를 형성하여 1차 라운딩시키는 단계; 상기 트렌치 표면에 희생산화막을 형성하여 상기 트렌치 가장자리 부분을 2차 라운딩시키는 단계; 상기 기판 결과물 상에 트렌치를 매립하도록 HDP 산화막을 형성하는 단계; 상기 패드질화막 패턴이 노출되도록 HDP 산화막의 표면을 평탄화시키는 단계; 및 상기 잔존하는 패드산화막과 패드질화막 패턴을 제거하여 소자분리막을 형성하는 단계를포함하는 것을 특징으로 한다.The present invention for achieving the above object, the step of sequentially forming a pad oxide film and a pad nitride film on a silicon substrate; Selectively removing the pad nitride layer to form a pad nitride layer pattern having an inclined profile; Etching the pad oxide layer and the exposed substrate portion, forming a trench, and first rounding the trench; Forming a sacrificial oxide on the surface of the trench to secondary round the trench edges; Forming an HDP oxide layer to fill a trench on the substrate resultant; Planarizing the surface of the HDP oxide layer to expose the pad nitride layer pattern; And removing the remaining pad oxide film and the pad nitride film pattern to form an isolation layer.

(실시예)(Example)

이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2h는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.2A to 2H are cross-sectional views illustrating processes of forming a device isolation film according to an embodiment of the present invention.

본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 도 2a에 도시된 바와 같이, 실리콘 기판(21) 상에 패드산화막(22)과 패드질화막(23)및 소자분리 영역을 한정하는 감광막 패턴(24)을 차례로 형성한다.In the method of forming a device isolation film of a semiconductor device according to the present invention, as illustrated in FIG. 2A, a photoresist pattern 24 defining a pad oxide film 22, a pad nitride film 23, and a device isolation region on a silicon substrate 21 is provided. ) In turn.

그 다음, 도 2b에 도시된 바와 같이, 감광막 패턴(24)을 배리어(Barrier)로 사용하여 패드질화막(23)에 등방성 식각을 행한다. 이때, 패드질화막(23) 식각시 다운 플로우(Down flow) 방식에 따라 CF4및 O2가스를 사용한다. 그리고, 도 2b의 점선으로 표시한 영역이 트렌치 식각 공정을 진행할 영역(A)이다.Next, as shown in FIG. 2B, isotropic etching is performed on the pad nitride film 23 using the photoresist pattern 24 as a barrier. In this case, CF 4 and O 2 gas are used according to a down flow method when the pad nitride layer 23 is etched. In addition, the region indicated by the dotted line in FIG. 2B is the region A in which the trench etching process is to be performed.

따라서, 패드질화막(23)에 등방성 식각을 행하면, 실리콘 기판 영역이 트렌치 식각 공정을 진행할 영역(A)보다 넓어지게 된다.이어서, 도 2c에 도시된 바와 같이, 패드질화막(23) 식각 후에 감광막 패턴(24)을 제거하지 않은 상태에서 노출된 기판 부분을 식각하여 트렌치(25)를 형성한다. 이때, 트렌치 식각은 건식 방식에 따라 Cl2/Hbr/O2/Ar 또는 Cl2/O2/Ar과 같이 활성화된 플라즈마(Plasma)를 사용하여 진행된다. 또한, 활성화된 플라즈마에서 O2대신 He-O2를 사용할 수 있다.Therefore, if the isotropic etching is performed on the pad nitride film 23, the silicon substrate region becomes wider than the region A to be subjected to the trench etching process. Then, as shown in FIG. The trench 25 is formed by etching the exposed portion of the substrate without removing the 24. In this case, the trench etching is performed using an activated plasma such as Cl 2 / Hbr / O 2 / Ar or Cl 2 / O 2 / Ar in a dry manner. It is also possible to use He-O 2 instead of O 2 in the activated plasma.

또한, 트렌치 식각시 트렌치(25)에 인접한 실리콘 기판의 가장자리 부분(B)에 플라즈마 이온이 집중되어 실리콘 기판의 가장자리 부분(B)이 약간 라운드 된 프로파일을 가지게 된다.In addition, during the trench etching, plasma ions are concentrated in the edge portion B of the silicon substrate adjacent to the trench 25 so that the edge portion B of the silicon substrate has a slightly rounded profile.

이어서, 트렌치(25)를 식각한 후에 감광막 패턴(24)을 제거한다.Subsequently, after the trench 25 is etched, the photoresist pattern 24 is removed.

그 다음, 도 2d에 도시된 바와 같이, LOCOS 공정을 통해 트렌치(25) 표면에 건식 방식을 사용하여 희생산화막을(26)을 형성한다.Next, as illustrated in FIG. 2D, the sacrificial oxide layer 26 is formed on the surface of the trench 25 using a dry method through a LOCOS process.

이렇게 트렌치 표면에 희생산화막(26)을 형성하게 되면, 도 2c에서와 같이, 약간 라운드 된 프로파일을 가지고 있는 트렌치(25)에 인접한 실리콘 기판의 가장자리 부분(B)이 휠씬 더 라운드(Round)되어진다. 따라서, 라운딩 산화 공정을 통해 트렌치 식각 공정으로 인해 발생한 데미지(Damage)를 제거할 수 있다.When the sacrificial oxide layer 26 is formed on the trench surface, the edge portion B of the silicon substrate adjacent to the trench 25 having the slightly rounded profile is further rounded as shown in FIG. 2C. . Therefore, damage caused by the trench etching process may be removed through the rounding oxidation process.

그 다음, 도 2e에 도시된 바와 같이, 라운딩 산화 공정 후에 상기 기판 결과물 상에 트렌치(25)를 매립하도록 HDP 산화막(27)을 증착한다.Next, as shown in FIG. 2E, an HDP oxide layer 27 is deposited to bury the trench 25 on the substrate resultant after the rounding oxidation process.

이어서, 도 2f에 도시된 바와 같이, 질화막(23)이 노출될 때까지 HDP 산화막(27a)의 표면을 CMP하고, 상기 질화막(23)을 H3PO4 용액을 이용한 습식 식각 방법으로 제거한다. 이때, 상기 질화막(23)을 제거하기 위해 H3PO4 용액을 사용하게 되는데, 이 때에 "C" 부분에 해당하는 질화막(23)이 매우 빠른 속도로 식각이 진행되어 HDP 산화막(27a)도 함께 식각된다.그 다음, 도 2g에 도시된 바와 같이, 상기 질화막을 제거한 후에 HDP 산화막(27a)이 실리콘 기판 영역 상에 존재하는 소자 분리막으로 형성된다.Subsequently, as shown in FIG. 2F, the surface of the HDP oxide layer 27a is CMP until the nitride layer 23 is exposed, and the nitride layer 23 is removed by a wet etching method using an H 3 PO 4 solution. At this time, the H3PO4 solution is used to remove the nitride film 23. At this time, the nitride film 23 corresponding to the “C” portion is etched at a very high speed so that the HDP oxide film 27a is also etched. Then, as shown in Fig. 2G, after removing the nitride film, an HDP oxide film 27a is formed of an element isolation film existing on the silicon substrate region.

이어서, 도 2h에 도시된 바와 같이, 후속 공정인 게이트 산화막 공정을 진행하기 전에 HF용액으로 실리콘 기판의 표면에 잔류하고 있는 이물질이나 산화막 물질을 제거하여도 소자분리막(27b)의 가장자리에 모트(D)가 발생하지 않았으므로, 반도체 소자에서 발생하는 특성 저하를 방지할 수 있다.따라서, 본 발명은 감광막 패턴을 제거하지 않은 상태에서 질화막을 선택적을 제거하고, 트렌치 식각을 진행한 후에 라운딩 산화 공정을 수행함으로써, 트렌치에 인접한 실리콘 기판의 가장자리 부분이 라운드되어지는 효과을 얻을 수 있다.Subsequently, as shown in FIG. 2H, even if the foreign matter or oxide material remaining on the surface of the silicon substrate is removed with the HF solution before the gate oxide film process, which is a subsequent process, the mott (D) at the edge of the device isolation film 27b. ), The deterioration of characteristics generated in the semiconductor device can be prevented. Accordingly, in the present invention, the nitride film is selectively removed without the photoresist pattern removed, and the rounding etching process is performed. By performing this, the effect that the edge portion of the silicon substrate adjacent to the trench is rounded can be obtained.

또한, 트렌치 식각을 수행한 후에 HDP 산화막을 증착하고 HDP 산화막 표면을 연마하여 질화막을 제거하여도 HDP 산화막이 트렌치 영역뿐만 아니라, 실리콘 기판 영역 위에 존재하여 모트가 발생되는 것을 효과적으로 방지할 수 있다.In addition, even after the trench etching is performed, the HDP oxide film is deposited and the surface of the HDP oxide film is polished to remove the nitride film, so that the HDP oxide film is present not only on the trench region but also on the silicon substrate region, thereby effectively preventing the mott from being generated.

이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.In the above, the present invention has been described with reference to some examples, but the present invention is not limited thereto, and a person of ordinary skill in the art may make many modifications and variations without departing from the spirit of the present invention. I will understand.

이상에서와 같이, 본 발명에 의해 감광막 패턴을 제거하지 않은 상태에서 질화막을 선택적을 제거하고, 트렌치 식각을 진행한 후에 라운딩 산화 공정을 수행함으로써, 트렌치에 인접한 액티브 영역의 가장자리 부분을 라운드지게 하여 험프 현상 및 인버스 네로우 위쓰 효과와 같은 소자의 비정상적인 동작을 방지할 수 있다.As described above, by removing the photoresist pattern without removing the photoresist pattern according to the present invention, by performing a round oxidation process after the trench etching is performed, the edge portion of the active region adjacent to the trench is rounded to hump Abnormal operation of the device such as phenomenon and inverse narrow whistle effect can be prevented.

또한, 질화막 및 HDP 산화막 제거 후에 소자분리막 가장자리에서의 모트가 발생하지 않으므로, 후속 게이트 공정이 진행됨에 따라 게이트와 비트라인 사이에쇼트 발생을 근본적으로 해결하여 소자의 특성을 확보할 수 있다.In addition, since the mott at the edge of the device isolation layer does not occur after the nitride film and the HDP oxide film are removed, a short circuit between the gate and the bit line may be fundamentally solved as the subsequent gate process proceeds to secure device characteristics.

Claims (7)

실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계;Sequentially forming a pad oxide film and a pad nitride film on the silicon substrate; 상기 패드질화막을 선택적으로 제거하여 경사진 프로파일을 갖는 패드질화막 패턴을 형성하는 단계;Selectively removing the pad nitride layer to form a pad nitride layer pattern having an inclined profile; 상기 패드산화막과 노출된 기판 부분을 식각하고 트렌치를 형성하여 1차 라운딩시키는 단계;Etching the pad oxide layer and the exposed substrate portion, forming a trench, and first rounding the trench; 상기 트렌치 표면에 희생산화막을 형성하여 상기 트렌치 가장자리 부분을 2차 라운딩시키는 단계;Forming a sacrificial oxide on the surface of the trench to secondary round the trench edges; 상기 기판 결과물 상에 트렌치를 매립하도록 HDP 산화막을 형성하는 단계;Forming an HDP oxide layer to fill a trench on the substrate resultant; 상기 패드질화막 패턴이 노출되도록 HDP 산화막의 표면을 평탄화시키는 단계; 및Planarizing the surface of the HDP oxide layer to expose the pad nitride layer pattern; And 상기 잔존하는 패드산화막과 패드질화막 패턴을 제거하여 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.Forming a device isolation film by removing the remaining pad oxide film and the pad nitride film pattern. 제 1 항에 있어서 상기 패드질화막을 식각하는 단계는 다운 플로우 방식에 따라 CF4및 O2가스를 사용하여 등방성 식각을 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The method of claim 1, wherein the etching of the pad nitride layer is performed by isotropic etching using CF 4 and O 2 gases according to a downflow method. 제 1 항에 있어서, 상기 패드질화막을 제거하는 단계는 H3PO4 용액을 사용하여 제거하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The method of claim 1, wherein the removing of the pad nitride layer is performed using a H 3 PO 4 solution. 제 1 항에 있어서, 상기 트렌치를 형성하는 단계는 건식 방식에 따라 활성화된 플라즈마를 사용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The method of claim 1, wherein the forming of the trench uses a plasma activated by a dry method. 제 4 항에 있어서, 상기 활성화된 플라즈마는 Cl2/Hbr/O2/Ar 또는 Cl2/O2/Ar인 것임을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The method of claim 4, wherein the activated plasma is Cl 2 / Hbr / O 2 / Ar or Cl 2 / O 2 / Ar. 제 5 항에 있어서, 상기 활성화된 플라즈마에서 O2대신 He-O2를 사용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The method of claim 5, wherein He-O 2 is used instead of O 2 in the activated plasma. 제 1 항에 있어서, 상기 희생산화막은 LOCOS 방식에 의해 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The method of claim 1, wherein the sacrificial oxide film is formed by a LOCOS method.
KR1020030050618A 2003-07-23 2003-07-23 Method for forming element isolation layer of semiconductor device KR100984854B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030050618A KR100984854B1 (en) 2003-07-23 2003-07-23 Method for forming element isolation layer of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030050618A KR100984854B1 (en) 2003-07-23 2003-07-23 Method for forming element isolation layer of semiconductor device

Publications (2)

Publication Number Publication Date
KR20050011486A true KR20050011486A (en) 2005-01-29
KR100984854B1 KR100984854B1 (en) 2010-10-04

Family

ID=37223538

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030050618A KR100984854B1 (en) 2003-07-23 2003-07-23 Method for forming element isolation layer of semiconductor device

Country Status (1)

Country Link
KR (1) KR100984854B1 (en)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980085035A (en) * 1997-05-27 1998-12-05 윤종용 Trench Forming Method with Rounded Profile and Device Separation Method of Semiconductor Device Using the Same
KR20010002305A (en) * 1999-06-14 2001-01-15 황인길 Shallow trench isolation manufacturing method

Also Published As

Publication number Publication date
KR100984854B1 (en) 2010-10-04

Similar Documents

Publication Publication Date Title
KR100224700B1 (en) Isolation method of semiconductor device
KR101006508B1 (en) Method for forming element isolation layer of semiconductor device
KR100979233B1 (en) Method for forming element isolation layer of semiconductor device
KR100984854B1 (en) Method for forming element isolation layer of semiconductor device
KR20050028618A (en) Method for forming isolation layer of semiconductor device
KR20030056602A (en) Method of forming an isolation film in semiconductor device
KR100984855B1 (en) Method for forming element isolation layer of semiconductor device
KR100587597B1 (en) Method for forming isolation layer of semiconductor device
KR100561974B1 (en) A Manufacturing Method of Semiconductor Element
KR101006510B1 (en) Method for forming isolation layer of semiconductor device
KR100499409B1 (en) Method for forming shallow trench isolation film in semiconductor device
KR100575616B1 (en) Method for forming borderless contact hole in a semiconductor device
KR20050012583A (en) Method for forming element isolation layer of semiconductor device
KR100881413B1 (en) Method for forming isolation layer of semiconductor device
KR100451519B1 (en) Method for manufacturing STI of semiconductor device
KR20050012652A (en) Method for forming element isolation layer of semiconductor device
KR20050012654A (en) Method for forming element isolation layer of semiconductor device
KR20050012581A (en) Method for forming element isolation layer of semiconductor device
KR20050064232A (en) Method for forming element isolation layer of semiconductor device
KR20050059703A (en) Method for forming isolation layer of semiconductor device
KR20050012660A (en) Method for forming element isolation layer of semiconductor device
KR20080053964A (en) Method of forming element isolation pattern
KR20050029914A (en) Method for forming element isolation layer of semiconductor device
KR20040004876A (en) Method for forming trench type isolation layer in semiconductor device
KR20050064218A (en) Method for forming element isolation layer of semiconductor device

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130821

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140820

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150818

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee