KR20050059703A - Method for forming isolation layer of semiconductor device - Google Patents
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Abstract
본 발명은 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 필드 영역과 액티브 영역이 정의된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 패드산화막과 패드질화막 및 상기 필드영역을 한정하는 감광막 패턴을 차례로 형성하는 단계; 상기 감광막 패턴을 식각 장벽으로 이용하여 상기 패드질화막과 패드산화막을 식각하여 상기 필드영역에 해당하는 기판 부분을 노출시키는 단계; 상기 감광막 패턴을 제거하고, 상기 식각된 패드질화막을 식각 장벽으로 이용하여 상기 노출된 기판 부분을 식각하여 소정 깊이의 트렌치를 형성하는 단계; 상기 기판 결과물에 대해 희생 산화 공정을 수행하는 단계; 상기 트렌치 표면 상에 월 산화막을 형성한 후, 상기 기판 결과물 상에 선형질화막과 선형산화막을 차례로 증착하는 단계; 상기 트렌치가 매립되도록 상기 결과의 기판 전 영역 상에 HDP-CVD 방식으로 절연막을 증착하되, 가스량을 고정하면서 RF 바이어스 파워를 점차 증가시키는 조건하에서 2단계 이상의 단계로 나누어 증착하는 단계; 상기 패드질화막이 노출될 때까지 상기 절연막 표면을 평탄화하는 단계; 및 상기 패드 질화막과 패드 산화막을 제거하여 트렌치형의 소자분리막을 형성하는 단계를 포함한다.The present invention discloses a device isolation film formation method using a shallow trench isolation (STI) process. The disclosed method comprises the steps of providing a silicon substrate with defined field regions and active regions; Sequentially forming a pad oxide film, a pad nitride film, and a photoresist pattern defining the field region on the silicon substrate; Etching the pad nitride layer and the pad oxide layer using the photoresist pattern as an etch barrier to expose a portion of the substrate corresponding to the field region; Removing the photoresist pattern, and etching the exposed portion of the substrate using the etched pad nitride layer as an etch barrier to form a trench having a predetermined depth; Performing a sacrificial oxidation process on the substrate output; Forming a monthly oxide film on the trench surface, and then sequentially depositing a linear nitride film and a linear oxide film on the substrate resultant; Depositing an insulating film on the entire area of the substrate by the HDP-CVD method so that the trench is buried, and depositing it in two or more steps under conditions of gradually increasing RF bias power while fixing a gas amount; Planarizing the insulating film surface until the pad nitride film is exposed; And removing the pad nitride layer and the pad oxide layer to form a trench isolation device.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, STI(Shallow Trench Isolation) 공정을 이용한 반도체 소자의 소자분리막 형성방법에 관한 것이다. The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a device isolation film of a semiconductor device using a shallow trench isolation (STI) process.
반도체 기술의 진보와 더불어, 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. With the progress of semiconductor technology, the speed and the high integration of semiconductor devices are progressing rapidly, and with this, the demand for refinement | miniaturization of a pattern and high precision of a pattern dimension is increasing. This requirement applies not only to patterns formed in device regions, but also to device isolation films that occupy a relatively large area.
여기서, 기존의 소자분리막은 로코스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로코스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 분리막의 면적을 증대시키는 단점이 있다. Here, a conventional device isolation film has been formed by a LOCOS process, and the device isolation film by the LOCOS process, as is well known, has a bird's-beak having a beak shape at its edge portion. Since it is generated, there is a disadvantage in that the area of the device isolation layer is increased.
따라서, 상기 로코스 공정을 대신해서 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막의 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다. 상기 STI 공정을 이용한 소자분리막 형성방법에 따르면, 소자분리막은 적은 폭을 가지면서 우수한 소자 분리 특성을 갖는다.Accordingly, a method of forming a device isolation film using a shallow trench isolation (STI) process has been proposed in place of the LOCOS process. Currently, most semiconductor devices form a device isolation film by applying an STI process. According to the device isolation film forming method using the STI process, the device isolation film has excellent device isolation characteristics while having a small width.
이와 같은 STI 공정을 이용한 종래의 반도체 소자의 소자분리막 형성방법을 간략하게 설명하면 다음과 같다. A device isolation film forming method of a conventional semiconductor device using the STI process will be briefly described as follows.
종래의 반도체 소자의 소자분리막 형성방법은, 도면에 도시되어 있지는 않지만, 먼저, 반도체 기판 상에 패드산화막과 패드질화막을 차례로 형성한 상태에서, 상기 막들을 패터닝하여 소자분리 영역에 해당하는 기판 영역을 노출시키고, 연이어, 노출된 기판 영역을 식각하여 트렌치를 형성한다. In the conventional method of forming a device isolation film of a semiconductor device, although not shown in the drawing, first, in a state in which a pad oxide film and a pad nitride film are sequentially formed on a semiconductor substrate, the film regions are patterned to form a substrate region corresponding to the device isolation region. After exposure, the exposed substrate regions are subsequently etched to form trenches.
그런다음, 상기 트렌치가 매립되도록 기판의 전 영역 상에 HDP-CVD(High Density Plasma-Chemical Vapor Deposition) 방식을 통해 절연막을 증착하고, 상기 질화막이 노출될 때까지 절연막의 표면을 CMP(Chemical Mechanical Polishing)한 후, 상기 패드질화막과 패드산화막을 제거하여 트렌치형의 소자분리막을 형성한다. Then, an insulating film is deposited on the entire area of the substrate through the high density plasma-chemical vapor deposition (HDP-CVD) method so that the trench is filled, and the surface of the insulating film is chemical mechanical polishing until the nitride film is exposed. After that, the pad nitride film and the pad oxide film are removed to form a trench isolation device.
그러나, 전술한 바와 같은 종래의 STI 공정을 이용한 소자분리막 형성방법에 따르면, 트렌치의 매립은 매립 특성이 우수한 HDP-CVD 방식에 의해 이루어지고 있지만, 고집적화에 따라 트렌치의 폭이 더욱 감소되고 있고, 이에 따라, 에스펙트 비(Aspect Ratio)가 증가되고 있는 추세에서 상기 HDP-CVD 방식에 의한 절연막으로는 미세 폭의 트렌치 매립에 한계가 발생되고 있다. 즉, 에스펙트 비(Aspect Ratio)가 3.5 이하인 STI 공정에서는 HDP-CVD 방식에 의한 트렌치 매립에 어려움이 없지만, 리플레쉬(refresh) 특성 향상을 위해 선형 질화막이 적용되어 에스펙트 비(Aspect Ratio)가 4 이상인 STI 공정에서는 보이드(Void)의 발생없이 100% 완벽하게 트렌치를 매립하는데 어려움이 있다.However, according to the method of forming a device isolation film using the conventional STI process as described above, the filling of the trench is made by the HDP-CVD method having excellent embedding characteristics, but the width of the trench is further reduced by high integration. Accordingly, in the trend that the aspect ratio is increasing, there is a limit in the trench filling of the fine width of the insulating film by the HDP-CVD method. In other words, in the STI process having an aspect ratio of 3.5 or less, it is not difficult to fill the trench by the HDP-CVD method, but the aspect ratio is increased by applying a linear nitride film to improve the refresh characteristics. In the STI process of 4 or more, it is difficult to completely fill the trench 100% without generating voids.
도 1은 종래의 HDP-CVD 방식의 절연막에 의한 트렌치 매립시의 보이드(Void) 발생 위치를 보여주는 단면도이다. 자세하게, 도 1에 도시된 바와 같이, 트렌치(4) 내의 HDP-CVD 방식에 따른 절연막(7)의 매립시, 보이드(Void)(V)는 통상 패드질화막(3)의 중심부에서 발생되며, 이때, 상기 보이드(Void)(V)의 발생을 방지하는 것은 실질적으로 어렵다. 도 1에서, 미설명된 도면부호 1은 실리콘 기판, 2는 패드산화막, 5는 선형 질화막, 그리고, 6은 선형 산화막을 각각 나타낸다. 1 is a cross-sectional view showing a void generation position during trench filling by an insulating film of a conventional HDP-CVD method. In detail, as shown in FIG. 1, in filling the insulating film 7 according to the HDP-CVD method in the trench 4, voids V are usually generated in the center of the pad nitride film 3. It is substantially difficult to prevent the generation of the voids (V). In FIG. 1, reference numeral 1 denotes a silicon substrate, 2 a pad oxide film, 5 a linear nitride film, and 6 a linear oxide film, respectively.
이 결과, STI 공정에 따른 소자분리막은 후속하는 식각 및 세정 공정에서 보이드(Void)에 의해 손실이 유발됨으로써, 그 기능을 상실하고 있으며, 그래서, 소자 특성을 저하시키는 요인이 되고 있다. As a result, the device isolation film according to the STI process loses its function due to voids in subsequent etching and cleaning processes, thereby degrading device characteristics.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 에스펙트 비(Aspect Ratio)가 4 이상인 STI 공정에서의 트렌치 매립의 한계로 인한 보이드(Void) 발생을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다. Accordingly, the present invention has been made to solve the above problems, the semiconductor device capable of preventing the generation of voids (Void) due to the limitation of the trench filling in the STI process having an aspect ratio of 4 or more It is an object of the present invention to provide a method for forming an isolation layer.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 소자분리막 형성방법은, 필드 영역과 액티브 영역이 정의된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 패드산화막과 패드질화막 및 상기 필드영역을 한정하는 감광막 패턴을 차례로 형성하는 단계; 상기 감광막 패턴을 식각 장벽으로 이용하여 상기 패드질화막과 패드산화막을 식각하여 상기 필드영역에 해당하는 기판 부분을 노출시키는 단계; 상기 감광막 패턴을 제거하고, 상기 식각된 패드질화막을 식각 장벽으로 이용하여 상기 노출된 기판 부분을 식각하여 소정 깊이의 트렌치를 형성하는 단계; 상기 기판 결과물에 대해 희생 산화 공정을 수행하는 단계; 상기 트렌치 표면 상에 월 산화막을 형성한 후, 상기 기판 결과물 상에 선형질화막과 선형산화막을 차례로 증착하는 단계; 상기 트렌치가 매립되도록 상기 결과의 기판 전 영역 상에 HDP-CVD 방식으로 절연막을 증착하되, 가스량을 고정하면서 RF 바이어스 파워를 점차 증가시키는 조건하에서 2단계 이상의 단계로 나누어 증착하는 단계; 상기 패드질화막이 노출될 때까지 상기 절연막 표면을 평탄화하는 단계; 및 상기 패드 질화막과 패드 산화막을 제거하여 트렌치형의 소자분리막을 형성하는 단계를 포함한다.A method of forming a device isolation film of a semiconductor device of the present invention for achieving the above object comprises the steps of: providing a silicon substrate having a field region and an active region defined; Sequentially forming a pad oxide film, a pad nitride film, and a photoresist pattern defining the field region on the silicon substrate; Etching the pad nitride layer and the pad oxide layer using the photoresist pattern as an etch barrier to expose a portion of the substrate corresponding to the field region; Removing the photoresist pattern, and etching the exposed portion of the substrate using the etched pad nitride layer as an etch barrier to form a trench having a predetermined depth; Performing a sacrificial oxidation process on the substrate output; Forming a monthly oxide film on the trench surface, and then sequentially depositing a linear nitride film and a linear oxide film on the substrate resultant; Depositing an insulating film on the entire area of the substrate by the HDP-CVD method so that the trench is buried, and depositing it in two or more steps under conditions of gradually increasing RF bias power while fixing a gas amount; Planarizing the insulating film surface until the pad nitride film is exposed; And removing the pad nitride layer and the pad oxide layer to form a trench isolation device.
여기서, 상기 트렌치는 에스펙트 비가 4 이상이다. 그리고, 상기 HDP-CVD 방식에 의한 절연막의 증착 공정은, SiH4와 O2 가스만을 사용하면서 O2/SiH 4의 비율을 1.0∼3.0 으로 하고, 각 단계별 RF 바이어스 파워를 1000∼4000W 범위에서 점차적으로 증가시켜 진행한다. 또한, 상기 HDP-CVD 방식에 의한 절연막의 증착 공정은, 상기 SiH4와 O2 가스에 Ar 가스를 추가사용하며, 상기 절연막 표면의 평탄화 공정은 CMP, 습식식각 및 건식식각 중 어느 하나의 방법을 이용한다.Here, the trench has an aspect ratio of 4 or more. In the deposition process of the insulating film by the HDP-CVD method, while using only SiH 4 and O 2 gas, the ratio of O 2 / SiH 4 is set to 1.0 to 3.0, and the RF bias power of each step is gradually changed in the range of 1000 to 4000W. Proceed by increasing. In addition, in the deposition process of the insulating film by the HDP-CVD method, Ar gas is added to the SiH 4 and O 2 gases, and the planarization of the surface of the insulating film may be performed by any one of CMP, wet etching, and dry etching. I use it.
본 발명에 따르면, 보이드(Void)의 발생 위치를 높인 후, 후속의 CMP 공정에서 상기 보이드(Void)를 제거함으로써 트렌치 매립의 한계를 극복할 수 있으며, 이에 따라, 소자분리막의 기능을 확보할 수 있음은 물론, 소자 특성 저하를 방지할 수 있다. According to the present invention, after raising the position of the void (Void), by removing the void (Void) in a subsequent CMP process can overcome the limitation of the trench filling, thereby ensuring the function of the device isolation film Of course, deterioration of device characteristics can be prevented.
(실시예)(Example)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 각 공정별 단면도이다.2A to 2D are cross-sectional views of respective processes for explaining a method of forming an isolation layer in a semiconductor device according to an embodiment of the present invention.
본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법은, 도 2a에 도시된 바와 같이, 먼저, 필드 영역(미도시)과 액티브 영역(미도시)이 정의된 실리콘 기판(21) 상에 패드산화막(22)과 패드질화막(23) 및 상기 필드영역을 한정하는 감광막 패턴(24)을 차례로 형성한다.In the method of forming an isolation layer of a semiconductor device according to an embodiment of the present invention, as shown in FIG. 2A, first, a pad is formed on a silicon substrate 21 in which a field region (not shown) and an active region (not shown) are defined. The oxide film 22, the pad nitride film 23, and the photosensitive film pattern 24 defining the field region are sequentially formed.
그런다음, 도 2b에 도시된 바와 같이, 상기 감광막 패턴을 식각 장벽으로 이용하여 상기 패드질화막(23)과 그 아래의 패드산화막(22)을 식각하고, 이를 통해 상기 필드영역에 해당하는 기판 부분을 노출시킨다. 이어서, 상기 감광막 패턴을 제거하고, 상기 식각된 패드질화막(23)을 식각 장벽으로 이용하여 상기 노출된 기판 부분을 식각하여 소정 깊이의 트렌치(25)를 형성한 후, 식각 데미지의 회복을 위해 기판 결과물에 대해 희생 산화 공정을 수행한다. Next, as shown in FIG. 2B, the pad nitride layer 23 and the pad oxide layer 22 beneath it are etched using the photoresist pattern as an etch barrier, thereby forming a substrate portion corresponding to the field region. Expose Subsequently, the photoresist layer pattern is removed, and the exposed portion of the substrate is etched using the etched pad nitride layer 23 as an etch barrier to form a trench 25 having a predetermined depth, and then the substrate is recovered to recover etch damage. The sacrificial oxidation process is performed on the result.
이어서, 월 산화(wall oxidation) 공정을 행하여 트렌치(25) 표면 상에 월 산화막(미도시)을 형성한 후, 기판 결과물 상에 액티브 영역에서의 기판 실리콘이 받는 스트레스를 억제시키기 위해, 즉, 리플레쉬(Refresh) 특성을 향상시키기 위해 선형질화막(26)을 증착하고, 연이어, 상기 선형질화막(26) 상에 버퍼막으로서 선형산화막(27)을 증착한다. 여기서, 상기 트렌치(25)는 에스펙트 비(Aspect Ratio)가 4 이상이다.Then, a wall oxidation process is performed to form a wall oxide film (not shown) on the surface of the trench 25, and then to suppress the stress of the substrate silicon in the active region on the substrate resultant, that is, In order to improve the refresh characteristics, the linear nitride film 26 is deposited, and subsequently, the linear oxide film 27 is deposited on the linear nitride film 26 as a buffer film. In this case, the trench 25 has an aspect ratio of 4 or more.
그 다음, 도 2c에 도시된 바와 같이, 상기 트렌치(25)가 매립되도록 기판의 전 영역 상에 HDP-CVD(High Density Plasma-Chemical Vapor Deposition) 방식을 통해 절연막(28)을 증착하되, 이 때, 가스량은 고정하면서 RF 바이어스 파워(Bias Power)를 점차적으로 증가시키는 조건하에서 2단계, 또는, 그 이상의 단계로 나누어 진행한다. 자세하게, 상기 HDP-CVD 방식에 의한 절연막(28)의 증착 공정은 SiH4와 O2 가스만 사용하면서 O2/SiH4의 비율을 1.0∼3.0 정도로 한다. 이때, 각 단계별 RF 바이어스 파워는 1000∼4000W 범위에서 점차적으로 증가시켜 진행한다. 한편, 상기 HDP-CVD 방식에 의한 절연막의 증착 공정시, 상기 SiH4와 O2 가스에 Ar 가스를 추가적으로 사용할 수 있다.Next, as illustrated in FIG. 2C, an insulating film 28 is deposited on the entire area of the substrate by HDP-CVD (High Density Plasma-Chemical Vapor Deposition) to fill the trench 25. In this case, the gas amount is fixed in two stages or more stages under the condition of gradually increasing the RF bias power. In detail, in the deposition process of the insulating film 28 by the HDP-CVD method, the ratio of O 2 / SiH 4 is about 1.0 to 3.0 while using only SiH 4 and O 2 gas. At this time, the RF bias power for each step is gradually increased in the range of 1000 ~ 4000W. Meanwhile, in the deposition process of the insulating film by the HDP-CVD method, Ar gas may be additionally used for the SiH 4 and O 2 gases.
이와 같이, 상기 HDP-CVD 방식에 의한 절연막(28)을 2단계, 또는, 그 이상의 단계로 나누어 증착할 경우, 상기 트렌치(25) 내에 매립되는 상기 절연막(28)에서의 보이드(Void)(V)는 상기 패드질화막(23)의 윗쪽에서 발생하게 된다. As such, when the insulating film 28 by the HDP-CVD method is deposited in two or more steps, voids (V) in the insulating film 28 embedded in the trench 25 are deposited. ) Is generated above the pad nitride film 23.
이어서, 도 2d에 도시된 바와 같이, 상기 패드질화막(23)이 노출될 때까지, 즉, 상기 보이드(Void)가 제거될 때까지 상기 절연막(28) 표면에 CMP(Chemical Mechanical Polishing)를 수행하여 상기 보이드(Void)를 제거한다. 이에, 상기 트렌치(25)는 보이드(Void)의 발생없이 절연막(28)으로만 완전 매립되게 된다. 여기서, 상기 절연막(28)을 CMP하는 대신에 습식식각 및 건식식각 중 어느 하나의 방법을 이용하여 평탄화시켜, 상기 보이드(Void)를 제거하여도 무관하다.Subsequently, as shown in FIG. 2D, chemical mechanical polishing (CMP) is performed on the surface of the insulating film 28 until the pad nitride film 23 is exposed, that is, the void is removed. Remove the voids. Thus, the trench 25 is completely filled only with the insulating film 28 without the occurrence of voids (Void). Instead of CMP, the insulating layer 28 may be planarized by using any one of wet etching and dry etching to remove the voids.
이후, 도시하지는 않았으나, 상기 패드 질화막과 패드 산화막을 제거하여 트렌치형의 소자분리막을 형성한다.Subsequently, although not shown, a trench type device isolation layer is formed by removing the pad nitride layer and the pad oxide layer.
결론적으로, 본 발명은 기존의 HDP-CVD 방식에 의한 절연막의 증착 공정을 일부 변경하여 보이드(Void)의 발생 위치를 패드질화막의 위쪽으로 높인 후, 후속하는 CMP 공정에서 상기 보이드(Void)를 제거함으로써, 상기 보이드(Void)를 매우 용이하게 제거할 수 있으며, 따라서, 보이드(Void)에 의한 소자분리막의 기능 상실 및 소자 특성 저하를 방지할 수 있다. In conclusion, the present invention partially changes the deposition process of the insulating film by the conventional HDP-CVD method to raise the void generation position to the upper side of the pad nitride film, and then removes the voids in the subsequent CMP process. As a result, the voids can be removed very easily, and thus, the loss of the device isolation film and the deterioration of device characteristics due to the voids can be prevented.
이상에서와 같이, 본 발명은 에스펙트 비(Aspect Ratio)가 4 이상인 STI 공정에서, HDP-CVD 방식에 따른 절연막의 증착시 가스량을 고정하면서 RF 바이어스 파워를 점차적으로 증가시키는 조건하에서 2단계, 또는, 그 이상의 단계로 나누어 증착하여 보이드(Void)의 발생 위치를 패드질화막의 위쪽으로 높인 후, 후속의 CMP 공정에서 상기 보이드(Void)를 제거함으로써, 트렌치 매립의 한계를 극복할 수 있으며, 이에 따라, 소자분리막의 신뢰성을 향상시킬 수 있음은 물론, 소자 특성을 향상시킬 수 있다. As described above, the present invention is a step 2 in the STI process having an aspect ratio of 4 or more, under the condition of gradually increasing the RF bias power while fixing the gas amount during the deposition of the insulating film according to the HDP-CVD method, or In order to overcome the limitations of trench filling, the deposition position is increased by increasing the position of voids to the upper side of the pad nitride layer and then removing the voids in a subsequent CMP process. In addition, the reliability of the device isolation film may be improved, and device properties may be improved.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다. In addition, this invention can be implemented in various changes in the range which does not deviate from the summary.
도 1은 종래의 HDP-CVD 방식의 절연막에 의한 트렌치 매립시의 보이드 발생 위치를 보여주는 단면도. BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a cross-sectional view showing a void generation position during trench filling by a conventional HDP-CVD insulating film.
도 2a 및 도 2d는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 단면도.2A and 2D are cross-sectional views illustrating a method of forming an isolation layer in accordance with an embodiment of the present invention.
-도면의 주요 부분에 대한 부호의 설명-Explanation of symbols on main parts of drawing
21 : 실리콘 기판 22 : 패드산화막21 silicon substrate 22 pad oxide film
23 : 패드질화막 24 : 감광막 패턴23: pad nitride film 24: photosensitive film pattern
25 : 트렌치 26 : 선형 질화막25 trench 26 linear nitride film
27 : 선형 산화막 28 : 절연막27 linear oxide film 28 insulating film
V : 보이드 V: void
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2003
- 2003-12-15 KR KR1020030091417A patent/KR20050059703A/en not_active Application Discontinuation
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| CN117747535B (en) * | 2024-02-21 | 2024-05-28 | 合肥晶合集成电路股份有限公司 | Shallow trench isolation structure, semiconductor structure and preparation method |
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