KR20050008129A - 트위스트 비트라인을 갖는 반도체 기억 소자 - Google Patents

Abstract

본 발명은 트위스트 영역에서도 균일한 셀 패턴을 갖는 반도체 기억 소자에 관한 것이다. 구체적으로 반도체 기판에 트랜지스터, 정보저장요소(storage element) 등을 균일하고 연속적으로 형성하며, 비트라인의 트위스트를 위해 특정 영역에서 트랜지스터와 비트라인이 전기적으로 연결되지 않도록 컨택 플러그가 없는 영역을 형성하는 것이다.

Description

트위스트 비트라인을 갖는 반도체 기억 소자{Semiconductor memory device having twisted bit-lines}

반도체 기억 소자에 관한 것으로, 좀 더 구체적으로 트위스트 비트라인을 갖는 반도체 기억 소자에 관한 것이다.

반도체 소자가 고집적화 되어감에 따라 비트라인과 비트라인 사이의 간격은 좁아지게 되고 이에 따라 비트라인과 비트라인 사이에서 생기는 기생 커패시턴스의 영향이 증가하게 되었다. 특히, 기생 커패시턴스에 의해 비트라인들 사이에 커플링효과가 일어나게 되면 신호의 센싱마진폭이 줄어들고 스피도 또한 떨어지게 된다. 이러한 비트라인들 간의 커플링 효과를 제거하기 위해 제시된 기술이 비트라인의 트위스트 기술이다. 이는 1988년 요시와라 등이 발표한 논문 'Twisted Bit Line Technique for Multi-Mb DRAMs'에 나타나 있다. 이에 의하면, 비트라인의 커플링 효과를 제거하기 위해 비트라인을 트위스트 함으로써 비트라인과 상보(대응되는) 비트라인의 노이즈를 서로 상쇄시키는 방법이다.

도 1 내지 도 2는 일반적으로 트위스트된 비트라인을 갖는 반도체 소자의 셀 영역 레이아웃(layout)이다.

도 1을 참고하면, 비트라인의 트위스트를 위해 더미 영역을 별도로 정의하고 있으며, 상기 더미 영역의 부근에 더미 셀과 더미 워드라인을 두고 있다. 더미 셀과 더미 워드라인은 셀 패턴의 연속성을 유지하기 위한 것이다.

도 2를 참고하면, 도 2는 상기 도 1의 레이아웃에 맞추어 비트라인을 형성한 모습으로 워드라인과 비트라인만을 도시하고 있다. 도면은 더미 영역에서 비트라인이 트위스트된 구조를 나타내고 있다.

그러나, 상기와 같이 형성된 반도체 소자는 더미 영역을 별도록 정의하기 때문에 트위스트를 위한 더미 영역에서 불연속적인 셀 패턴을 갖게 된다. 이는 셀의 신뢰성에 영향을 미친다. 또한, 일정한 더미 영역을 별도로 정의하므로 반도체 소자의 특성에 따라 또는 셀의 배치에 따라 적합한 트위스트 형성을 어렵게 하는 문제점이 있다. 이러한 문제점은 더미 워드라인 부근의 셀이 제대로 작동하지 않아 공정상의 수율 감소의 요인으로 작용하는 것은 물론, 반도체 소자를 설계하는데 제한으로서 작용한다.

본 발명이 이루고자 하는 기술적 과제는 상기와 같은 문제점을 해결하기 위하여 개선된 트위스트 비트라인을 갖는 반도체 기억 소자를 제공하는데 있다.

도 1 내지 도 2는 일반적으로 트위스트된 비트라인을 갖는 반도체 소자의 셀 영역 레이아웃(layout)이다.

도 3 내지 도 4는 본 발명에 따른 트위스트된 비트라인을 갖는 반도체 소자의 셀영역 레이아웃(layout)이다.

도 5는 상기 도 3 내지 도 4에 나타난 A-A'의 횡 단면도이다.

도 6은 상기 도 4에 나타나 있는 트위스트된 비트라인의 다양한 실시예를 나타내고 있다.

상기 발명이 이루고자 하는 기술적 과제를 달성하기 위하여, 본 발명은 트위스트 영역에서도 균일한 셀 패턴을 갖으면서 상기 트위스트 영역을 쉽게 형성할 수 있는 반도체 기억 소자에 관한 발명이다.

구체적으로 반도체 기억소자의 셀 어레이(Cell array)영역에서, 균일하고 연속된 패턴으로 형성되어 있는 트렌지스터들, 균일하고 연속된 패턴으로 상기 트렌지스터들과 전기적으로 연결되어 있는 정보저장요소들(Storage elements), 및 상호 직교하는 워드라인들과 비트라인쌍들, 상기 트렌지스터와 비트라인쌍들이 전기적으로 연결되어 있지 않은 영역에서 상기 비트라인쌍들이 상호간 절연 상태로 교차하는 것을 포함하는 트위스트 비트라인을 갖는 반도체 기억 소자이다.

상기 균일하고 연속된 패턴은 상기 트렌지스터들이 반도체 기판에 일정한 주기로 배열된 것을 의미한다. 또한, 상기 균일하고 연속된 패턴으로 형성된 트렌지스터들 모두에 정보저장요소들, 및 상호 직교하는 워드라인들과 비트라인쌍들이 모두 형성됨으로써, 균일하고 연속된 패턴으로 정보저장요소, 워드라인, 비트라인을 형성할 수 있다.

바람직하게, 상기 트렌지스터는 반도체 기판에 형성된 소스, 드레인, 게이트로 구성된 MOSFET일 수 있다.

상기 정보저장요소들(Storage elements)에 관한 일 실시예로, 상기 정보저장요소들(Storage elements)은 커패시터일 수 있으며, 상기 트렌지스터의 소스와 전기적으로 연결되어 있다.

상기 비트라인쌍의 일 실시예로, 상기 비트라인쌍은 적어도 하나의 동일한 센스앰프에 연결되어 있는 인접한 비트라인으로 정보판독을 위해 상호 비교기준이 되는 비트라인이다.

상기 워드라인은 상기 트렌지스터의 게이트와 전기적으로 연결되어 있는 도선이며, 상기 비트라인쌍들은 상기 트렌지스터의 드레인과 전기적으로 연결되어 있는 도선이다.

구체적으로, 상기 트렌지스터들과 비트라인쌍들이 전기적으로 연결되어 있지 않은 영역은 상기 비트라인쌍들과 상기 트렌지스터들 사이를 전기적으로 연결하는 컨택(Contact) 플러그가 형성되어 있지 않은 영역이이다.

바람직하게, 상기 트렌지스터들과 비트라인쌍들이 전기적으로 연결되어 있지 않은 영역으로 트위스트가 형성된 영역은 2개의 워드라인이 지나가며 상기 트위스트 영역에 형성된 워드라인은 전기적 신호를 전달할 수 없는 도선이다.

상기 트위스트가 형성된 영역의 일 실시예로 상기 트위스트가 형성된 영역은 셀 영역의 중심에 위치할 수 있다. 또는 다른 실시예로 셀 영역의 중심은 물론, 중심 이외의 다른 특정 위치에 위치할 수도 있다.

이하 첨부한 도면들을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다.

도 3 내지 도 4는 본 발명에 따른 트위스트된 비트라인을 갖는 반도체 소자의 셀 영역 레이아웃(layout)이다.

도 3을 참고하면, 비트라인의 트위스트를 위해 더미 영역을 별도로 정의하지 않고, 다만 비트라인과 트렌지스터를 전기적으로 연결하는 컨택 플러그가 형성되지 않은 영역을 트위스트를 위한 영역으로 정의한다. 따라서, 셀의 위치에 상관없이 쉽게 트위스트를 위한 영역을 정의할 수 있어, 소자의 특성에 따라 다양한 응용이 가능해 진다. 한편, 상기 트위스트를 위한 영역 부근에는 더미 워드라인(Dummy WL<1>, Dummy WL<2>)을 두어 셀패턴의 연속성을 유지하고 있다. 이렇게 셀 패턴을 형성하면 셀 패턴의 균일성이 유지되어 신뢰성있는 셀을 만들 수 있다.

도 4를 참고하면, 도 4는 상기 도 3의 레이아웃에 맞추어 비트라인을 형성한 모습으로 워드라인과 비트라인만을 도시하고 있다. 또한, 상기 트위스트를 위한 영역에서 비트라인이 트위스트된 구조를 나타내고 있다. 상기 비트라인이 형성된 지역은 도 3에서 나타난 것과 같이 트랜지스터와 비트라인간에 컨택 플러그가 형성되어 있지 않은 지역이다. 비트라인쌍이 상호 절연되어 트위스트하기 위해서는 상기 비트라인들 사이에 절연층이 개재되어 있어야 한다. 구체적으로 트위스트 영역에서 하나의 비트라인을 먼저 연결하고, 대응되는(상보) 비트라인은 트위스트 영역을 제외한 나머지 영역에 형성한 다음, 상기 비트라인들이 형성된 절연막 상에 트위스트를 위한 절연막을 추가로 형성한다. 그 후 상기 절연막 상에 라인을 트위스트 구조로 형성하면서 컨택 플러그를 이용하여 상기 대응되는(상보) 비트라인과 전기적으로 연결시킨다.

도 5는 상기 도 3 내지 도 4에 나타난 A-A'의 횡 단면도이다. 셀 패턴의 연속성과 균일성을 위해 트위스트 영역에서도 그렇지 않은 영역과 마찬가지로 트랜지스터와 정보저장요소들이 형성되어 있는 것을 알 수 있다. 이렇게 셀 패턴을 형성하면 셀 패턴의 균일성이 유지되어 신뢰성있는 셀을 만들 수 있다.

도 6은 상기 도 4에 나타나 있는 트위스트된 비트라인의 다양한 실시예를 나타내고 있다. 트위스트를 위한 별도의 더미 영역을 두고 있지 않기 때문에 다양한 위치에서 트위스트가 형성될 수 있다. 이러한 방식으로 트위스트 영역을 형성함으로써 본 발명은 소자의 특성에 맞는 적절한 트위스트 구조를 형성할 수 있다는 장점을 갖는다.

본 발명과 같이 셀 패턴을 형성하면 비록 트위스트된 비트라인을 갖는다고 하더라도 셀 패턴의 균일성이 유지되어 신뢰성 있는 셀을 만들 수 있고 셀의 특성에 따라 적절한 위치에 트위스트 영역을 형성할 수 있다는 장점이 있다. 따라서, 공정에서의 수율 향상과 균일하고 적합한 셀 특성을 확보할 수 있게 된다.

Claims (5)

1. 반도체 기억소자의 셀 어레이(Cell array)영역에서,

   균일하고 연속된 패턴으로 형성되어 있는 트렌지스터들;

   균일하고 연속된 패턴으로 상기 트렌지스터들과 전기적으로 연결되어 있는 정보저장요소들(storage elements), 및 상호 직교하는 워드라인들과 비트라인쌍들;

   상기 트렌지스터와 비트라인쌍들이 전기적으로 연결되어 있지 않은 영역에서 상기 비트라인쌍들이 상호간 절연 상태로 교차하는 것을 포함하는 트위스트 비트라인을 갖는 반도체 기억 소자.
2. 제 1항에 있어서,

   상기 트렌지스터들과 비트라인쌍들이 전기적으로 연결되어 있지 않은 영역은

   상기 비트라인쌍들과 상기 트렌지스터들 사이를 전기적으로 연결하는 컨택(Contact)플러그가 형성되어 있지 않은 영역인 것을 특징으로 하는 트위스트 비트라인을 갖는 반도체 기억 소자.
3. 제 1 항에 있어서,

   상기 비트라인쌍들이 상호 교차하는 영역에는

   2개의 워드라인이 있는 것을 특징으로 하는 트위스트 비트라인을 갖는 반도체 기억 소자.
4. 제 3 항에 있어서,

   상기 2개의 워드라인은

   전기적 신호를 전달할 수 없는 것을 특징으로 하는 트위스트 비트라인을 갖는 반도체 기억 소자.
5. 제 1 항 내지 제 4 항 중 어느 하나에 있어서,

   상기 비트라인쌍은

   적어도 하나의 동일한 센스앰프에 연결되어 있는 인접한 비트라인인 것을 특징으로 하는 트위스트 비트라인을 갖는 반도체 기억 소자.