KR20050007610A - 반도체 장치의 게이트 절연막의 형성 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법은, 실리콘 기판 상에, Si와 산소를 포함하는 절연막을 형성하는 공정과, 상기 절연막 상에, 유기 금속 원료를 사용한 화학 기상 퇴적법에 의해 금속 산화물막을 퇴적하는 공정을 포함하며, 상기 금속 산화막을 퇴적하는 공정은 상기 금속 산화막이 퇴적 직후의 상태에서 결정질로 되도록 실행된다.

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1(a)∼1(c)는 종래 제안되어 있는 high-K 유전체 게이트 절연막을 갖는 반도체 장치의 제조 공정을 나타낸다.
도 1(a)를 참조하면, 실리콘 기판(11) 상에는 매우 얇은, 바람직하게는 1㎚ 이하의 막 두께의 SiO2막으로 이루어지는 베이스 산화막(12)이, 예컨대 자외광 여기 산소 래디컬을 사용한 래디컬 산화 처리에 의해 형성되고, 도 1(b)의 공정에서 상기 베이스 산화막(12) 상에는 HfO2나 ZrO2등의 금속 산화막(13)이 원자층 퇴적(ALD)법 혹은 유기 금속 화학 기상 퇴적(MOCVD)법 등에 의해 형성된다.
도 1(a)의 공정에서 상기 래디컬 산화 처리는, 예컨대 일본 특허 공개 제 2002-100627 호 공보에 기재된 방법을 사용하여 실행할 수 있다. 실리콘 기판의 자외광 여기 래디컬 산화 처리에 의해, 2∼3 분자층에 상당하는 막 두께의 베이스 산화막을 안정하게 양호한 재현성으로 형성할 수 있다. 또한, 상기 일본 특허 공개 제 2002-100627 호 공보에 기재된 방법을 사용하면, 이렇게 해서 형성된 매우 얇은 실리콘 산화막 중에 질소 원자를 도입하여, 상기 베이스 산화막(12)을 실리콘 산질화막으로 하는 것도 가능하다.
도 1(b)의 공정에서, 상기 금속 산화막(13)의 퇴적은, 일본 특허 공개 제 2002-151489 호 공보에 기재된 ALD법 혹은 MOCVD법을 사용하여 실행할 수 있다.
그런데, 상기 금속 산화막(13)은 high-K 유전체막으로서 형성되지만, 상기 금속 산화막(13)이 high-K 유전체막으로서의 기능을 발현하기 위해서는, SiO2막과 같은 비정질막이 아니라, 결정화하고 있어야 한다. 이 때문에, 종래부터 도 1(c)에 도시하는 바와 같이 도 1(b)의 공정에서 얻어진 구조를 열 처리하여, 금속 산화막(13)을 결정화시키는 공정이 행하여지고 있다. 금속 산화막(13)은 비정질의 베이스 산화막(12) 상에 형성되어 있기 때문에, 결정화한 경우, 미세 결정의 집합으로 이루어지는 다(多)결정체로 되어, 이러한 결정화한 금속 산화막(13)이 고속 반도체 장치의 hihg-K 유전체 게이트 절연막으로서 사용된다.
그런데, 앞에서도 설명한 바와 같이, 이러한 high-K 유전체 게이트 절연막(13)과 실리콘 기판(11)과의 계면에 형성되는 베이스 산화막(12)은 가능한 한 얇은 것이 요구된다. 상기 베이스 산화막(12)의 막 두께가 증대한 경우에는, high-K 유전체 게이트 절연막(13)을 사용한 효과는 상쇄되어 버린다.
한편, 도 1(b)의 금속 산화막(13)의 퇴적 공정에서는, 특히 MOCVD법을 사용한 경우, 산소 분위기 중에서의 처리로 되어, 퇴적 시의 기판 온도가 높은 경우에는, 상기 베이스 산화막(12)의 막 두께가 기판의 산화에 의해 증대할 가능성이 있다. 또한, 상기 베이스 산화막(12)의 막 두께는 도 1(c)의 결정화 열 처리 시에도 증대해 버린다.
또한, 도 1(c)의 결정화 공정에서는, 금속 산화막(13)의 결정화와 함께, 상기 금속 산화막(13) 중에서는 미세 결정의 입자 성장이 발생하지만, 막(13) 중에서 이러한 입자 성장이 발생하면, 그 아래의 베이스 산화막(12)과의 계면이 불규칙 혹은 불안정하게 되어, 게이트 리크 전류의 증대 등의 문제가 발생하기 쉽다.
발명의 개시
그래서, 본 발명은 상기 문제점을 해결한, 신규하고 유용한 반도체 장치의 제조 방법을 제공하는 것을 개괄적 과제로 한다.
본 발명의 보다 구체적인 과제는, high-K 유전체 게이트 절연막을 갖는 반도체 장치의 제조에 있어서, 상기 high-K 유전체 게이트 절연막의 결정화 시에서의 베이스 산화막의 막 증가를 회피할 수 있는 제조 방법을 제공하는 것에 있다.
본 발명의 다른 과제는, high-K 유전체 게이트 절연막을 갖는 반도체 장치의 제조에 있어서, 상기 high-K 유전체 게이트 절연막의 결정화 시에, 상기 high-K 유전체 게이트 절연막 중에서의 금속 산화물 미세 결정의 입자 성장을 억제할 수 있는 제조 방법을 제공하는 것에 있다.
본 발명의 또 다른 과제는, high-K 유전체 게이트 절연막을 갖는 반도체 장치의 제조에 있어서, 상기 high-K 유전체 게이트 절연막의 막 두께를 효과적으로 제어할 수 있는 제조 방법을 제공하는 것에 있다.
본 발명의 다른 과제는, 실리콘 기판 상에, Si와 산소를 포함하는 절연막을 형성하는 공정과, 상기 절연막 상에, 유기 금속 원료를 사용한 화학 기상 퇴적법에 의해, 금속 산화물막을 퇴적하는 공정을 포함하는 반도체 장치의 제조 방법에 있어서, 상기 금속 산화막을 퇴적하는 공정은, 상기 금속 산화막이 퇴적 직후의 상태에서 결정질로 되도록 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명에 따르면, high-K 유전체 게이트 절연막을 구성하는 금속 산화막이 퇴적 직후에서 이미 결정질로 되도록 형성되어 있지만, 본 발명에서는 상기 금속 산화막 중에서의 입자 성장이 억제되어, 결정화 공정을 실행한 후에도 금속 산화물 결정의 입자 직경은 10㎚을 초과하는 경우가 없다. 또한, 이러한 금속 산화막의퇴적을 행하더라도, 베이스 산화막의 실질적인 막 증가가 발생하는 경우가 없다. 특히 본 발명에서는, 아미드기를 포함하는 유기 금속 원료를 사용한 경우, 상기 금속 산화막 중에서 질소가 입자계에 편석(偏析)하여, 이렇게 해서 입자계에 편석한 질소는 입자계에 따른 원자의 이동을 억제한다고 생각된다.
본 발명의 그 외의 과제 및 특징은 이하에 도면을 참조하면서 실행하는 본 발명의 상세한 설명으로부터 분명해질 것이다.
본 발명은 일반적으로 반도체 장치에 관한 것으로, 특히 고(高)유전체막, 혹은 소위 high-K 유전체막을 갖는 초미세화 고속 반도체 장치의 제조 방법에 관한 것이다.
오늘날의 초고속 반도체 장치에서는, 미세화 프로세스의 진보와 동시에, 0.1㎛ 이하의 게이트 길이가 가능하게 되어 있다. 일반적으로 미세화와 동시에 반도체 장치의 동작 속도는 향상하지만, 이와 같이 매우 미세화된 반도체 장치에서는 게이트 절연막의 막 두께를, 미세화에 의한 게이트 길이의 단축에 따라, 스켈링측을 따라서 감소시킬 필요가 있다.
그러나, 게이트 길이가 0.1㎛ 이하로 되면, 게이트 절연막의 두께도, SiO2를 사용한 경우, 1∼2㎚, 혹은 그 이하로 설정해야 하지만, 이와 같이 매우 얇은 게이트 절연막에서는 터널 전류가 증대하여, 그 결과 게이트 리크 전류가 증대하는 문제를 회피할 수가 없다.
이러한 사정에 의해 종래부터, 비(比)유전률이 SiO2막의 것보다도 훨씬 커서, 이 때문에 실제의 물리막 두께가 크더라도 SiO2막으로 환산한 경우의 막 두께가작은 Ta2O5나 Al2O3, ZrO2, HfO2, 또는 ZrSiO4혹은 HfSiO4와 같은 high-K 유전체 재료를 게이트 절연막에 대하여 적용하는 것이 제안되어 있다. 이러한 high-K 유전체 재료를 사용하는 것에 의해, 게이트 길이가 0.1㎛ 이하와, 매우 짧은 초고속 반도체 장치에 있어서도 10㎚ 정도의 물리적 막 두께의 게이트 절연막을 사용할 수 있어, 터널 효과에 의한 게이트 리크 전류를 억제할 수 있다.
이러한 high-K 유전체막을 게이트 절연막으로 사용한 반도체 장치에서는, high-K 유전체막을 직접 실리콘 기판 상에 형성한 쪽이 절연막의 SiO2환산 실효 막 두께를 감소시키기 위해서는 바람직하지만, 이와 같이 high-K 유전체막을 실리콘 기판 상에 직접 형성한 경우에는, high-K 유전체막으로부터 금속 원소가 실리콘 기판 중에 확산해 버려, 채널 영역에서 캐리어 산란의 문제가 발생한다.
채널 영역 중의 캐리어 유동성을 향상시키는 관점에서는, high-K 유전체 게이트 산화막과 실리콘 기판 사이에 1㎚ 이하, 바람직하게는 0.8㎚ 이하의 두께의 대단히 얇은 베이스 산화막을 개재시키는 것이 바람직하다. 상기 베이스 산화막은 매두 얇을 필요가 있어, 두께가 두꺼우면 high-K 유전체막을 게이트 절연막으로 사용한 효과가 상쇄된다.
도 1(a)∼1(c)는 종래의 고유전율 게이트 절연막의 형성 공정을 도시한 도면,
도 2는 본 발명의 실시예 1에서 사용되는 MOCVD 장치의 구성을 도시한 도면,
도 3은 도 2의 MOCVD 장치의 일부를 상세히 도시한 도면,
도 4는 본 발명의 실시예 1에 따른 HfO2막의 퇴적 속도와 기판 온도의 관계를 도시한 도면,
도 5는 본 발명의 실시예 1에 따른 HfO2막의 퇴적 속도와 기상 원료 분압의 관계를 도시한 도면,
도 6은 본 발명의 실시예 1에 의해 얻어진 HfO2막의 X선 회절 패턴을 도시한 도면,
도 7(a)∼7(c)는 본 발명의 실시예 1에 의해 얻어진 HfO2막을 포함하는 시료의 단면 TEM상(像)을 도시한 도면,
도 8은 본 발명의 실시예 1에 의해 얻어진 HfO2막의 C-V 특성을 도시한 도면,
도 9는 본 발명의 실시예 1에 의해 얻어진 HfO2막 중의 탄소 농도를 도시한 도면,
도 10은 본 발명의 실시예 1에 의해 얻어진 HfO2막 중의 질소 농도를 도시한 도면,
도 11(a)∼11(e)는 본 발명의 실시예 2에 따른 반도체 장치의 제조 공정을 설명하는 도면이다.
발명을 실시하기 위한 최선의 형태
(실시예 1)
도 2는 본 발명에서 사용하는 MOCVD 장치(20)의 구성을 나타낸다.
도 2를 참조하면, MOCVD 장치(20)는 펌프(21)에 의해 배기되는 반응 용기(22)를 구비하고, 상기 반응 용기(22) 중에는 피처리 기판 W를 유지하는 유지대(22A)가 마련되어 있다.
도 2의 MOCVD 장치(20)에는 산소 가스를 상기 반응 용기(22)에 공급하는 라인(22a)이 마련되고, 버블러(bubbler)(23A)에 유지되어 있는 Hf[N(C2H5)2]4등의 액체 유기 금속 원료를, 기상 원료 제어기(22b) 및 라인(22c)을 거쳐서 상기 반응 용기(22)에 공급하는 원료 공급계 Ⅰ가 마련되어 있다. 또한, 상기 MOCVD 장치(20)에는 보틀(bottle)(23B)에 유지되어 있는 Hf[N(C2H5)2]4등의 액체 유기 금속 원료를 액체 유량 제어기(22d) 및 기화기(22e)를 거쳐서 상기 반응 용기(22)에 공급하는 원료 공급계 Ⅱ가 마련되어 있다. 상기 원료 공급계 Ⅰ와 원료 공급계 Ⅱ는 밸브 V1 및 V2를 전환함으로써 전환된다.
도 3은 상기 원료 공급계 Ⅰ의 기상 원료 제어기(22b)의 구성을 나타낸다.
도 3을 참조하면, 상기 기상 원료 제어기(22b)는 Ar 가스를 공급되는 질량 유량 제어기(이하, MFC라고 약기함)(31, 32)를 포함하며, 상기 MFC(31)는 공급된 Ar 가스를, 상기 유기 금속 원료를 유지한 버블러(23A)에 캐리어 가스로서 공급한다.
상기 버블러(23A)에서는 유기 금속 원료의 증기가 형성되고, 형성된 유기 금속 원료 증기는 상기 MFC(32)로부터의 Ar 캐리어 가스와 함께 농도 센서(33)에 공급된다.
상기 농도 센서(33)에서는, 공급된 Ar 캐리어 가스에 대한 유기 금속 원료의 농도를 계측하고, 그 결과를 나타내는 출력 신호를 제어 유닛(34)에 공급한다. 한편, 상기 제어 유닛(34)은 소정의 프로그램에 따라서, 상기 농도 센서(33)의 출력 신호에 따른 제 1 및 제 2 제어 신호를 형성하고, 이들을 각각 상기 MFC(31) 및 MFC(32)에 공급한다. 이에 따라, 상기 농도 센서(33)에서의 캐리어 가스에 대한 유기 금속 원료의 농도비가 소정값으로 제어된다. 이와 같이 유기 금속 원료의 농도비가 제어된 기상 원료 가스는 압력계(35) 및 밸브(36)에 의해 소정의 압력으로 설정된 후, 상기 라인(22c)을 통해 반응 용기(22)에 공급된다.
도 4는 도 2의 MOCVD 장치(20)에 있어서, 480℃의 기판 온도에서의 실리콘 기판 상으로의 HfO2막의 퇴적을, Hf[N(C2H5)2]4를 원료로 사용하여 행한 경우에 대하여, 퇴적 속도를 도 2에 나타내는 원료 공급계 Ⅰ를 사용한 경우와 원료 공급계 Ⅱ를 사용한 경우로 비교하여 나타낸다.
도 4를 참조하면, 원료 공급계 Ⅱ를 사용한 경우에는, 퇴적 시의 기판 온도가 증대함에 따라 퇴적 속도도 증대하여, 480℃의 기판 온도에서 퇴적을 한 경우에는, 매분 100㎚의 오더의 매우 큰 퇴적 속도를 얻을 수 있다는 것을 안다. 이러한 매우 큰 퇴적 속도에서는, 막 두께가 수십 ㎚의 금속 산화막을 양호한 정밀도로 형성하는 것은 곤란하다.
이에 반하여, 버블러(23A)를 사용하는 원료 공급계 Ⅰ를 사용한 경우에는, 퇴적 시의 기판 온도가 480℃에서도 퇴적 속도는 매분 1㎚의 오더이고, 매우 얇은 금속 산화막을 양호한 정밀도로 형성할 수 있다는 것을 안다.
도 5는 도 2의 MOCVD 장치에서 원료 공급계 Ⅰ를 사용한 경우의, 상기 반응 용기(22)에 라인(22c)을 거쳐서 공급되는 기상 원료 중의 Hf[N(C2H5)2]4분압과 기판 상에서의 퇴적 속도의 관계를 나타낸다. 단, 도 5의 관계는 기판 온도를 480℃로 설정한 경우에 대한 것이다.
도 5를 참조하면, 도 2의 원료 공급계 Ⅰ를 사용한 경우, 기판 상에서의HfO2막의 퇴적 속도는 Hf[N(C2H5)2]4분압이 저감되고 또한 저하하고 있어, 도 3에 나타내는 기상 원료 제어기(22b)에 의해 Hf[N(C2H5)2]4분압을 제어함으로써, 피처리 기판 W 상에서의 HfO2막의 성막 속도를 제어하는 것이 가능하다는 것을 안다.
도 6은 이렇게 해서 형성된 HfO2막의 X선 회절 패턴을 퇴적 직후의 상태(as-deposited)에 대하여 구한 결과를 나타낸다. 도 6에는 이렇게 하여 얻어진 HfO2막에 대하여 열 처리를 질소 분위기 중 500∼700℃ 범위의 여러 온도에서 행한 경우의 X선 회절 패턴도 나타내고 있다. 단, 도 6의 실험에서는, HF 세정한 실리콘 기판 표면에, 앞서 설명한 바와 같이 일본 특허 공개 제 2002-100627 호 공보에 기재된 방법으로 SiO2막 혹은 SiON막으로 이루어지는 베이스 산화막을 약 0.8㎚의 막 두께로 형성하고, HfO2막의 퇴적을, 이렇게 하여 형성한 베이스 산화막 상에서 행하였다. 그 때, HfO2막의 퇴적은 앞에서도 설명한 바와 같이 Hf[N(C2H5)2]4를 원료로서 사용하고, 퇴적 시의 기판 온도를 480℃에 설정하여 행하였다.
도 6을 참조하면, 퇴적 직후의 상태에서도 HfO2막은 Hf(111)의 회절 피크를 나타내고 있으며, 결정화한 상태에 있는 것을 안다.
이렇게 해서 형성된 HfO2막을, 앞서 설명한 도 1(c)의 공정에 대응하여 열 처리한 경우, Hf(111)의 회절 피크는 다소 높아지게 되어, 결정화가 진행하고 있는 것을 알지만, 회절 피크의 강도 변화는 현저한 것이 아니라, HfO2막의 미세 구조는열 처리를 하더라도, 나머지 변화는 하고 있지 않는 것으로 생각된다. 실제로, 막 중의 HfO2결정의 입자 직경 분포를 측정한 결과, 480℃에서 퇴적 직후의 상태에서는 평균 입자 직경은 약 4.7㎚이었던 것이, 500℃의 열 처리 후의 상태에서 약 8.5㎚, 600℃의 열 처리 후에 약 7.5㎚, 700℃의 열 처리 후에 약 6.3㎚이며, 오차를 생각하면 HfO2막 중에서 열 처리에 의해 입자 직경이 10㎚을 넘는 입자 성장은 거의 발생하고 있지 않다고 생각된다.
도 7(a)는 HfO2막을 퇴적한 직후의 시료의 단면을 투과형 전자현미경으로 관찰한 결과를, 또한 도 7(b)는 HfO2막을 질소 분위기 중 700℃에서 열 처리한 경우의 단면을, 마찬가지로 투과형 전자현미경으로 관찰한 결과를 나타낸다. 단, 도 7(a), 7(b)는 동일한 스케일로 표시되고 있다. 실리콘 기판 중에서는 각각의 Si 원자가 해상되어 있는 것을 안다.
도 7(a)를 참조하면, HfO2막 형성 직후에서, SiO2베이스 산화막은 약 1.3㎚의 막 두께로 되어 있고, 초기 막 두께 0.8㎚에 대하여 약 0.5㎚의 막 증가가 발생하고 있는 것을 안다.
이에 반하여, 도 7(b)에서는 SiO2베이스 산화막은 약 0.9㎚의 막 두께로 되어 있고, 도 7(a)의 상태에 대하여 또한 약 0.1㎚의 막 증가가 발생한 것을 안다.
또한, 도 7(c)은, 막 두께가 0.8㎚의 SiON 베이스막 상에 HfO2막을 480℃에서 형성하고, 또한 이것을 질소 분위기 중 500℃에서 열 처리한 경우의 시료 단면을 나타내지만, 이 경우에는 SiON 베이스막의 증가막은 거의 발생하고 있지 않는 것이 확인되었다.
이와 같이, 본 발명에 따르면, Hf[N(C2H5)2]4를 원료로서 사용한 MOCVD법에 의해, 480℃의 기판 온도에서 HfO2막을 퇴적한 경우, 퇴적 직후에서도 결정화한 HfO2막을 얻을 수 있고, 더구나 이렇게 하여 얻어진 HfO2막을 열 처리한 경우, HfO2결정의 실질적인 입자 성장이 발생하는 일이 없고, 또한 그 아래의 베이스 산화막에 실질적인 막 증가가 발생하는 일이 없다.
이러한 효과를 얻을 수 있는 이유는 현 시점에서는 충분히는 해명되어 있지 않지만, 원료 중에 포함되어 있는 질소 원자가 HfO2막 중에서 입자계에 편석하여, 결정립계에 따른 산소 원자나 Hf 원자의 이동을 피닝(pinning)하고 있을 가능성이 생각된다. 이 질소 원자의 양은 0.5∼5원자%인 것을 알고 있다.
도 8은 이렇게 하여 480℃에서의 퇴적에 의해 얻어진 HfO2막을 사용하여 캐패시터를 형성하여, C-V 특성을 측정한 결과를 나타낸다. 단, 도 8 중에는 비교를 위해, 350℃에서 퇴적한 HfO2막에 대하여 마찬가지로 해서 구한 C-V 특성도 나타내고 있다. 단, 480℃에서 상기 HfO2막을 퇴적하는 경우는 산소 농도를 87%로 설정하고 있는데 반하여, 350℃에서 상기 HfO2막을 퇴적하는 경우에는 산소 농도를 56%로 설정하고 있다.
도 8을 참조하면, 기판 온도 480℃, 산소 농도 87%의 조건 하에서 형성된HfO2막에서는 리크 전류가 적은 우수한 C-V 특성을 얻을 수 있는데 반하여, 기판 온도 350℃, 산소 농도 56%의 조건 하에서 형성된 HfO2막은 리크 전류가 많은 바람직하지 못한 특성을 얻을 수 있다. 이것은 막 중에 포함되어 있는 불순 원소의 농도가 양자에서 다르기 때문이라고 생각된다.
도 9는 350∼480C의 범위의 여러 기판 온도에서 퇴적된 HfO2막에 대하여, 막 중의 탄소 농도를 구한 결과를 나타낸다.
도 9를 참조하면, 산소 농도가 66%인 조건 하에서 퇴적한 HfO2막에서는 막 중의 탄소 농도는 어떤 기판 온도에서도 1×103/㎤를 초과하고 있는데 반하여, 산소 농도가 84%인 조건 하에서 퇴적한 HfO2막에서는, 막 중의 탄소 농도가 특히 480℃의 기판 온도에서 퇴적한 경우, 1×102/㎤ 이하로 되어 있고, 이것이 도 8의 C-V 특성에 공헌하고 있는 것으로 생각된다. 이것은 도 8의 C-V 특성이 Hf[N(C2H5)2]4원료로부터의 HfO2막의 퇴적 시에, 퇴적을 고온·고산소 농도 조건 하에서 행함으로써, 막 중의 잔류 탄소량이 저감되는 효과를 반영하고 있다고 생각된다.
도 10은 350∼480C 범위의 여러 기판 온도에서 퇴적된 HfO2막에 대하여 막 중의 질소 농도를 구한 결과를 나타낸다.
도 10을 참조하면, 산소 농도가 56%인 조건 하에서 퇴적한 HfO2막에서는 막중의 질소 농도는 어떤 기판 온도에서도 1×103/㎤를 초과하고 있는데 반하여, 산소 농도가 84%인 조건하에서 퇴적한 HfO2막에서는, 막 중의 질소 농도가 특히 480℃의 기판 온도에서 퇴적한 경우, 1×102/㎤ 이하로 되어 있는 것을 안다. 이것은 구조식
을 갖는 Hf[N(C2H5)2]4원료 중의 Hf-N 결합이 열에 의해 용이하게 절단되는 사정을, 및 상기 Hf[N(C2H5)2]4원료 중에 산소가 포함되어 있지 않는 사정을 반영하고 있는 것으로 생각된다.
이와 같이, 본 발명에 있어서는 특히 Hf[N(C2H5)2]4와 같은 아미드기를 포함하는 유기 금속 화합물을 원료로서 사용하는 것에 의해, 금속 산화막의 퇴적을, 결정화한 상태에서 막의 퇴적이 발생하는 조건 하에서 행한 경우에서도, 금속 산화막 아래의 베이스 산화막의 증가막이, 금속 산화막의 퇴적 시 및 퇴적한 금속 산화막의 열 처리 시 중 어느 족에서도 효과적으로 억제된다. 또한, 금속 산화막의 열 처리 시에도 막 중에서의 결정립 성장이 억제되어, 얇은 베이스 산화막과의 계면의 모폴로지(morphology)가 안정화한다. 또한, 퇴적을 고온, 고산소 농도 조건 하에서 행함으로써, 막 중에 포함되는 불순물의 농도를 최소화하는 것이 가능하게 된다.
(실시예 2)
도 11(a)∼11(e)는 본 발명의 실시예 2에 따른 반도체 장치의 제조 공정을 나타낸다.
도 11(a)를 참조하면, 실리콘 기판(41) 상에는 1㎚ 이하의 막 두께의 SiO2막 혹은 SiON막으로 이루어지는 베이스 산화막(42)이, 예컨대 자외광 여기 산소 래디컬을 사용한 래디컬 산화 처리를 하는 것에 의해, 혹은 상기 래디컬 산화 처리에 계속해서, 플라즈마 래디컬 질화 처리를 하는 것에 의해 형성되고, 도 1(b)의 공정에서 상기 베이스 산화막(42) 상에 HfO2나 ZrO2등의 금속 산화막(13)이 Hf[N(C2H5)2]4, Hf[N(CH3)2]4, Zr[N(C2H5)2]4및 Zr[N(CH3)2]4등의 바람직하게는 아미드기를 포함하는 유기 금속 원료를 사용한 유기 금속 화학 기상 퇴적(MOCVD)법에 의해 상기 금속 산화막(43)이 결정질 상태로 퇴적하도록 400∼600℃의 기판 온도에서, 또한 80% 이상의 산소 농도의 조건 하에서 퇴적된다.
다음에 도 11(c)의 공정에서 이렇게 하여 얻어진 구조는 질소 분위기 중 500∼700℃의 온도에서 열 처리되어, 상기 금속 산화막(43)이 충분히 결정화된다. 그 때, 상기 금속 산화막(43)은 퇴적 직후의 상태에서 이미 결정화하고 있기 때문에, 또한 원료 중의 질소 원자가 입자계에 편석하고 있어, 금속 산화막(43) 중에서의결정 입자의 성장이 억제되고, 또한 상기 베이스 산화막(42)의 잔류 산소에 의한 막 증가가 억제된다. 특히, 상기 베이스 산화막(42)을 SiON막에 의해 형성해 두면, 도 11(b), 11(c)의 공정에서의 베이스 산화막(42)의 막 증가는 실질적으로 회피된다.
다음에 도 11(d)의 공정에서 상기 금속 산화막(43) 상에 폴리실리콘막(44)이 퇴적되고, 또한 도 11(e)의 공정에서 이것을 패터닝함으로써 게이트 전극(44A)이 형성된다. 또한, 상기 게이트 전극(44A)을 마스크에 이온 주입을 하는 것에 의해, 상기 실리콘 기판(41) 중 상기 게이트 전극(44A)의 양측에 확산 영역(41A, 41B)이 형성된다.
본 실시예에 따르면, 베이스 산화막(42) 및 금속 산화막(43)으로 이루어지는 게이트 절연막의 막 두께를, 게이트 길이의 단축에 대응하여 감소시킬 수 있어, 매우 고속으로 동작하는 반도체 장치를 실현하는 것이 가능하게 된다.
이상, 본 발명을 바람직한 실시예에 대하여 설명했지만, 본 발명은 이들에 한정되는 것이 아니라, 본 발명의 요지 내에서 여러 가지 변형·변경이 가능하다.
본 발명에 의하면, high-K 유전체 게이트 절연막을 구성하는 금속 산화막이 퇴적 직후에서 이미 결정질로 되도록 형성되어 있지만, 본 발명에서는 상기 금속 산화막 중에서의 입자 성장이 억제되어, 결정화 공정을 한 후에도 금속 산화물 결정의 입자 직경은 10㎚을 넘는 일이 없다. 또한, 이러한 금속 산화막의 퇴적을 하더라도, 베이스 산화막의 실질적인 막 증가가 발생하는 일이 없다. 특히 본 발명에서는 아미드기를 포함하는 유기 금속 원료를 사용하는 경우, 상기 금속 산화막 중에서 질소가 입자계에 편석하고, 이렇게 해서 입자계에 편석한 질소는 입자계에 따른 원자의 이동을 억제한다고 생각된다.

Claims (11)

  1. 실리콘 기판 상에, Si와 산소를 포함하는 절연막을 형성하는 공정과, 상기 절연막 상에, 유기 금속 원료를 사용한 화학 기상 퇴적법에 의해, 금속 산화물막을 퇴적하는 공정을 포함하는 반도체 장치의 제조 방법에 있어서,
    상기 금속 산화막을 퇴적하는 공정은 상기 금속 산화막이 퇴적 직후의 상태에서 결정질로 되도록 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 금속 산화막은 Hf 혹은 Zr 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 금속 산화막을 퇴적하는 공정은 400∼600℃의 기판 온도에서 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 유기 금속 원료는 아미드기를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 유기 금속 원료는 Hf[N(C2H5)2]4, Hf[N(CH3)2]4, Zr[N(C2H5)2]4및 Zr[N(CH3)2]4로 이루어지는 군으로부터 선택되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 유기 금속 원료는 액체 원료의 버블링(bubbling)에 의해 공급되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 금속 산화막을 퇴적하는 공정은 산소를 포함하는 분위기 중에서 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 금속막을 퇴적하는 공정은 80%을 초과하는 산소 농도 분위기 중에서 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 금속 산화막은 퇴적 직후의 상태에서 10㎚ 이하의 입자 직경의 미세 결정으로 구성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    퇴적한 상기 금속 산화막을 열 처리하는 공정을 더 포함하며, 상기 금속 산화막은 열 처리 후의 상태에서 10㎚ 이하의 입자 직경의 미세 결정으로 구성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 금속 산화막은 질소를 5원자% 이하의 범위로 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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