KR20050002305A - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로서, 반도체 기판 상에 제1식각 정지막과, 하부 절연막과, 제2식각 정지막과, 배선간 절연막과, 반사방지막을 증착하는 단계와, 상기 반사방지막과, 배선간 절연막과, 제2식각 정지막을 소정 형상으로 제거하여 트렌치를 형성하는 제1식각단계와, 상기 트렌치를 통해서 노출되는 상기 하부 절연막을 소정 형상으로 제거하여 콘택영역을 형성하는 제2식각단계와, 상기 제2식각단계의 결과물 상에 보강 산화막을 증착하는 단계와, 상기 콘택영역을 통해서 상기 반도체 기판이 노출되도록 상기 제1식각 정지막이 제거될 때까지 블랭킷 에칭을 실시하는 단계와, 상기 블랭킷 에칭의 결과물 상에 베리어막과 금속막을 증착하는 단계와, 상기 배선간 절연막의 상부가 노출될 때까지 화학기계적 연마를 실시하는 단계를 포함한다. 따라서, 인접하는 트렌치 사이에 존재하는 배선간 절연막의 폭을 증가시킴으로써 트렌치를 충진하고 있는 금속배선 간의 합선 또는 캐패시티 증가를 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있다.

Description

반도체 소자의 금속배선 형성방법{Method of forming a metal line in semiconductor device}
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것이고, 더 상세하게는NAND형 플래시 메모리소자에서 인접하는 트렌치 사이에 위치하는 배선간 절연막의 폭이 감소되는 것을 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있도록 트렌치 퍼스트 듀얼 다마신법(trench-first dual damascene process)을 이용하여 금속배선을 형성하는 방법에 관한 것이다.
일반적으로, 다마신 공정은 반도체 기판 상에 적층된 층간 절연막을 선택적으로 식각하여 콘택홀 및/또는 트렌치와 같은 다마신 패턴을 형성하고, 상기 다마신 패턴에 금속을 과충진시키는 공정이고, 다마신 패턴에 따라서 싱글 또는 듀얼 다마신 공정으로 구분된다. 그리고, 상기 다마신 패턴의 콘택홀 및/또는 트렌치에 금속을 충진시킨 후에 상기 반도체 기판의 표면은 CMP 공정에 의해서 평탄화된다.
한편, NAND형 플래시 메모리소자에서 금속배선은 콘택홀을 먼저 형성한 후 트렌치를 나중에 형성하는 콘택트-퍼스트(contact-first) 듀얼 다마신 공정을 적용하여 형성된다.
그러나, 콘택트-퍼스트(contact-first) 듀얼 다마신 공정이 진행됨에 따라 인접하는 트렌치에 형성되는 금속배선들 사이의 산화막이 얇아지게 되고, 결과적으로 인접하는 금속배선들 사이에 전기적 합선이 발생할 가능성이 증가하고 또한 캐패시티(capacity)가 증가하여 전기신호의 지연(delay)를 유발시키게 된다.
본 발명은 상기된 바와 같은 종래의 문제점을 해결하기 위하여 제안된 것으로, 듀얼 다마신법을 이용하여 금속배선을 형성할 때, 인접하는 트렌치 사이의 간격이 좁혀지는 것을 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있는 금속배선 형성방법을 제공하는 데 그 목적이 있다.
도 1 내지 도 7은 본 발명의 바람직한 실시예에 따른 금속배선 형성방법을 나타낸 도면들이다.
< 도면의 주요부분에 대한 부호의 설명 >
11 : 반도체 기판
13, 17 : 식각 정지막
15, 19 : 절연막
27 : 보강 산화막
29 : 베리어막
31 : 금속막
상기 목적을 달성하기 위하여, 본 발명에 따르면, 반도체 소자의 금속배선 형성방법은 반도체 기판 상에 제1식각 정지막과, 하부 절연막과, 제2식각 정지막과, 배선간 절연막과, 반사방지막을 증착하는 단계와, 상기 반사방지막과, 배선간 절연막과, 제2식각 정지막을 소정 형상으로 제거하여 트렌치를 형성하는 제1식각단계와, 상기 트렌치를 통해서 노출되는 상기 하부 절연막을 소정 형상으로 제거하여 콘택영역을 형성하는 제2식각단계와, 상기 제2식각단계의 결과물 상에 보강 산화막을 증착하는 단계와, 상기 콘택영역을 통해서 상기 반도체 기판이 노출되도록 상기 제1식각 정지막이 제거될 때까지 블랭킷 에칭을 실시하는 단계와, 상기 블랭킷 에칭의 결과물 상에 베리어막과 금속막을 증착하는 단계와, 상기 배선간 절연막의 상부가 노출될 때까지 화학기계적 연마를 실시하는 단계를 포함한다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 1 내지 도 7에는 콘택트 퍼스트 듀얼 다마신법에 의해 금속배선이 형성되는 과정을 순차적으로 도시한다.
도 1을 참조하면, 소정형상의 패턴을 갖는 하부 게이트가 형성되어 있는 반도체 기판(11) 상에 화학기상증착 또는 물리기상증착을 통해서 약 300~700Å 정도의 두께를 갖는 제1식각 정지막(13)과, 약 5000~10000Å 정도의 두께를 갖는 하부 절연막(15)과, 약 300~700Å 정도의 두께를 갖는 제2식각 정지막(17)과, 약 1000~3000Å 정도의 두께를 갖는 배선간 절연막(19)을 순차적으로 적층한다. 이때, 상기 식각 정지막(13, 17)은 질화막으로 이루어지고, 상기 하부 절연막(15)과 배선간 절연막(19)은 산화막으로 이루어진다.
그리고, 배선간 절연막(19)의 상부에 화학기상증착 또는 물리기상증착을 통해서 SiN 또는 SiON과 같은 무기물 물질이나 TiN과 같은 금속물질을 증착하여 반사방지막(21; anti reflection coating)을 형성한다. 이때, 반사방지막(21)은 상기 물질에 한정되지 않고 추후에 사용되는 포토레지스트의 식각특성과 상이한 식각특성을 갖는 물질로 이루어진다. 반사방지막(21)의 상부에 포토레지스트막을 형성한 후에, 포토리소그래피 공정에 의해서 소정 형상의 제1포토레지스트 패턴(23)을 형성한다.
도 2를 참조하면, 제1포토레지스트 패턴(23)을 식각 마스크로 하여 습식식각 또는 건식식각에 의해서 반사방지막(21)과, 배선간 절연막(19)과, 제2식각 정지막(17)을 제거하여 트렌치(T)를 형성하는 제1식각공정을 실시한다. 트렌치(T)를 통해서 하부 절연막(15)의 일부가 노출된다. 트렌치(T)가 형성된 후에, 제1포토레지스트 패턴(23)을 제거하고 세정한다.
도 3을 참조하면, 트렌치(T)가 형성된 결과물의 전면에 포토레지스트를 재증착한 후 포토리소그래피 공정에 의해서 반도체 기판(11)에 대한 콘택영역(A; 도 4 참조)을 한정하는 제2포토레지스트 패턴(25)을 형성한다.
도 4를 참조하면, 제2포토레지스트 패턴(25)을 식각 마스크로 하여 습식식각 또는 건식식각에 의해서 하부 절연막(15)의 일부를 제거하여 콘택영역(A)을 형성하는 제2식각공정을 실시한다. 이때, 상기 제2식각공정는 제1식각 정지막(13)을 식각하지 않도록 실시되므로, 콘택영역(A)은 반도체 기판(11)과 아직 연결되지 않는다. 상기 제2식각공정이 완료되면, 제2포토레지스트 패턴(25)을 제거하고 세정한다.
이 후에, 상기 제2식각공정의 결과물 상에 화학기상증착공정 또는 물리기상증착공정에 의해서 소정 두께, 예를 들어 약 100~300Å 정도 두께의 보강 산화막(27)을 증착한다. 본 명세서에서, 용어 '보강'은 하기에 설명되는 바와 같이 트렌치를 한정하는 배선간 절연막의 폭을 보강한다는 의미로서 사용된다. 이때, 보강 산화막(27)은 상기 절연막, 특히 배선간 절연막(19)을 구성하는 재질과 동일한 재질로 구성되는 것이 바람직하다. 따라서, 보강 산화막(27)의 증착에 의해서, 배선간 절연막(10)의 폭은 약 20~60nm 정도 확장된다.
도 5를 참조하면, 보강 산화막(27)이 형성되어 있는 반도체 기판(11)의 전면에 블랭킷 에칭(blanket etching), 특히 수직형(vertical) 블랭킷 에칭을 실시하여 콘택영역(A)을 통해서 노출되는 제1식각 정지막(13)을 완전히 제거하여 반도체 기판(11)을 노출시키는 콘택홀을 형성한다. 상기 블랭킷 에칭이 실시되는 동안, 배선간 절연막(19)의 상부에 존재하는 보강 산화막(27)과 반사방지막(21)도 제거된다.
이때, 트렌치(T)를 통해서 노출되는 하부 절연막(15)은 소정 깊이, 예를 들어 1000~1500Å의 깊이만큼 제거된다. 이는 배선 절연막(19)의 증착두께를 상대적으로 낮게 형성하는 것을 보상하게 된다.
그러나, 배선간 절연막(19)의 측벽에 부착되어 있는 보강 산화막(27)의 일부, 즉 잔류 산화막(27-1)은 식각되지 않는다. 따라서, 배선간 절연막(19)의 폭은 잔류 산화막(27-1)의 잔류두께만큼 확대된다.
이때, 비록 콘택영역(A)을 형성한 후, 보강 산화막(27)을 형성하는 순서로 기재하였으나, 본 발명의 실시예는 이에 한정되지 않고 보강 산화막을 형성한 후에 콘택영역을 형성할 수 있다.
도 6을 참조하면, 상기 블랭킷 에칭의 결과물을 세정한 후에, 화학기상증착 또는 물리기상증착에 의해 Ti/TiN을 상기 결과물 상에 소정 두께로 증착하여 베리어막(29)을 형성한다. 베리어막(29) 상에 텅스텐, 구리, 알루미늄 등과 같은 금속을 증착공정에 의해서 소정 두께로 증착하여 금속막(31)을 형성한다.
도 7을 참조하면, 배선간 절연막(19)이 노출될 때까지 금속 제거용 슬러리를 사용하여 화학기계적 연마(CMP)를 실시해서 금속막(31)과 베리어막(29)을 제거한다. 결과적으로, 하부 절연막(15)의 상부에는 트렌치용 금속배선(31-2)이 형성되고, 하부 절연막(15)의 측면에는 반도체 기판(11)과 전기적으로 접촉하고 있는 트렌치 및 콘택홀이 형성된 금속배선(31-1)이 형성된다. 이때, 배선간 절연막(19)의 폭은 잔류 산화막(27-1)에 의해서 확대되어 있으므로, 배선간의 합선 또는 캐패시티 증가를 방지할 수 있다.
본 발명에 따르면, 인접하는 트렌치 사이에 존재하는 배선간 절연막의 폭을 증가시킴으로써 트렌치를 충진하고 있는 금속배선 간의 합선 또는 캐패시티 증가를 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있다.
상기 내용은 본 발명의 바람직한 실시예를 단지 예시한 것으로 본 발명이 속하는 분야의 당업자는 첨부된 청구범위에 기재된 본 발명의 사상 및 요지로부터 벗어나지 않고 본 발명에 대한 수정 및 변경을 가할 수 있다는 것을 인식하여야 한다.

Claims (6)

  1. 반도체 기판 상에 제1식각 정지막과, 하부 절연막과, 제2식각 정지막과, 배선간 절연막과, 반사방지막을 증착하는 단계;
    상기 반사방지막과, 배선간 절연막과, 제2식각 정지막을 소정 형상으로 제거하여 트렌치를 형성하는 제1식각단계;
    상기 트렌치를 통해서 노출되는 상기 하부 절연막을 소정 형상으로 제거하여 콘택영역을 형성하는 제2식각단계;
    상기 제2식각단계의 결과물 상에 보강 산화막을 증착하는 단계;
    상기 콘택영역을 통해서 상기 반도체 기판이 노출되도록 상기 제1식각 정지막이 제거될 때까지 블랭킷 에칭을 실시하는 단계;
    상기 블랭킷 에칭의 결과물 상에 베리어막과 금속막을 증착하는 단계;
    상기 배선간 절연막의 상부가 노출될 때까지 화학기계적 연마를 실시하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
  2. 제1항에 있어서,
    제1식각 정지막과, 하부 절연막과, 제2식각 정지막과, 배선간 절연막은 각각 300~700Å, 5000~10000Å, 300~700Å 및 1000~3000Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제1항에 있어서,
    상기 반사방지막은 SiN이나 SiON과 같은 무기물 물질 또는 TiN과 같은 금속성 물질로 이루어진 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  4. 제1항에 있어서,
    상기 보강 산화막은 100~300Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  5. 제1항에 있어서,
    상기 블랭킷 에칭에 의해서 상기 트렌치를 통해서 노출되는 하부 절연막은 1000~1500Å의 깊이로 식각되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  6. 제1항에 있어서,
    상기 배선간 절연막의 측벽에 부착된 보강 산화막은 상기 블랭킷 에칭에 의해서 제거되지 않고 잔류하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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