KR20050002029A - 반도체장치의 제조방법 - Google Patents
반도체장치의 제조방법 Download PDFInfo
- Publication number
- KR20050002029A KR20050002029A KR1020030043075A KR20030043075A KR20050002029A KR 20050002029 A KR20050002029 A KR 20050002029A KR 1020030043075 A KR1020030043075 A KR 1020030043075A KR 20030043075 A KR20030043075 A KR 20030043075A KR 20050002029 A KR20050002029 A KR 20050002029A
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor substrate
- layer
- trenches
- peripheral circuit
- buffer layer
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로서 셀부과 주변회로부을 갖는 반도체기판 상에 패드산화층 및 마스크층을 형성하고 상기 반도체기판의 소정 부분이 노출되도록 패터닝하여 소자격리영역과 활성영역을 한정하는 공정과, 상기 반도체기판의 소자격리영역을 소정 깊이로 식각하여 셀부와 주변회로부의 각각에 제 1 및 제 2 트렌치를 형성하는 공정과, 상기 제 1 및 제 2 트렌치에 의해 노출된 상기 반도체기판의 표면에 제 1 버퍼층 및 라이너층을 형성하는 공정과, 상기 주변회로부에 형성된 제 1 버퍼층 및 라이너층을 패터닝하여 상기 반도체기판의 상기 제 2 트렌치가 형성된 부분을 노출시키는 공정과, 상기 라이너층과 상기 반도체기판의 상기 제 2 트렌치에 의해 노출된 부분에 제 2 버퍼층을 형성하는 공정과, 상기 제 1 및 제 2 트렌치에 제 1 및 제 2 필드산화막을 형성하는 공정을 구비한다. 따라서, 셀부에 형성되는 메모리셀들의 리프레쉬(refresh) 특성을 저하시키지 않으면서 주변회로부에 형성되는 구동회로소자들의 소자분리 특성이 저하되는 것을 방지할 수 있다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 트렌치(trench)를 이용하여 소자를 분리하는 반도체장치의 제조방법에 관한 것이다.
일반적으로 고도의 집적도를 갖는 반도체장치에 있어서 소자를 분리하기 위한 필드산화막을 BOX(buried oxide)형 얕은트렌치소자격리(shallow trench isolation : 이하, STI라 칭함) 기술이 사용되고 있다. STI 기술은 반도체기판에 트렌치를 형성하고, 이 트렌치 내부에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 산화실리콘을 매립한 구조를 갖는다. 이러한 필드산화막은 버즈 비크(bird`s beak)가 발생되지 않아 활성영역의 크기를 감소시키지 않으며, 또한, 트렌치 내에 산화막을 매립하고 에치 백(etch back)을 하므로써 평탄한 표면을 얻을 수 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 제조방법을 도시하는 공정도이다.
도 1a를 참조하면, 메모리셀들이 형성될 셀부(C1)과 구동회로소자들이 형성될 주변회로부(P1)을 갖는 반도체기판(11) 상에 열산화 방법으로 패드산화층(13)을 형성하고, 이 패드산화층(13) 상에 CVD 방법으로 질화실리콘을 증착하여 마스크층(15)을 형성한다.
그리고, 마스크층(15) 및 패드산화층(13)을 포토리쏘그래피 방법으로 반도체기판(11)이 노출되도록 순차적으로 패터닝하여 셀부(C1)과 주변회로부(P1)의 각각에 소자격리영역과 활성영역을 한정한다.
마스크층(15)을 마스크로 사용하여 반도체기판(11)의 노출된 소자격리영역을 소정 깊이로 식각하여 셀부(C1)과 주변회로부(P1)에 각각 제 1 및 제 2 트렌치(17)(18)를 형성한다. 상기에서 제 1 및 제 2 트렌치(17)(18)를 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함)이나 플라즈마 식각 등으로 이방성 식각 또는 경사 식각하여 형성한다.
도 1b를 참조하면, 제 1 및 제 2 트렌치(17)(18)에 의해 노출된 반도체기판(11)의 표면에 열산화 방법으로 버퍼층(19)을 형성한다. 상기에서 버퍼층(19)은 식각에 의해 제 1 및 제 2 트렌치(17)(18)를 형성할 때 발생되는 반도체기판(11) 표면의 손상을 제거한다.
그리고, 버퍼층(19) 및 마스크층(15) 상에 CVD 방법으로 질화실리콘을 증착하여 라이너층(21)을 형성한다. 상기에서 라이너층(21)은 제 1 및 제 2 트렌치(17)(18) 계면에 생성되는 스트레스(stress)를 완화시킨다.
도 1c를 참조하면, 라이너층(21) 상에 트렌치(17)를 채우도록 산화실리콘을 CVD 방법으로 증착한다. 그리고, 산화실리콘을 라이너층(21)이 노출되도록 화학-기계적연마(Chemical-Mechanical Polishing : 이하, CMP라 칭함) 방법 또는 RIE 방법으로 에치 백하여 트렌치(17) 내에만 잔류되도록 한다. 이 때, 트렌치(17) 내에 잔류하는 산화실리콘은 소자를 분리하는 필드산화막(23)이 된다.
그리고, 라이너층(21) 및 마스크층(15)을 습식방법으로 순차적으로 제거하고 패드산화층(13)을 전세하여 반도체기판(11)의 활성영역을 노출시킨다. 이 때, 트렌치(17) 내에 있는 필드산화막(23)의 반도체기판(11)의 표면 보다 높은 부분도 식각되어 단차가 감소된다.
상술한 종래의 반도체장치의 제조방법에 있어서 라이너층은 셀부에 형성되는 메모리셀들의 리프레쉬(refresh) 특성을 향상시킨다.
그러나, 라이너층은 N형웰에서 인(phosphrous)을 감소시켜 N형웰 내에서 뿐만 아니라 N형웰과 P형웰 사이의 소자분리 특성을 저하시키는 문제점이 있었다. 특히, 구동회로를 형성하는 주변회로부 내의 소자들은 리프레쉬 특성과 상관이 없고 소자분리 특성만 저하된다.
따라서, 본 발명의 목적은 셀부 내의 메모리셀의 리프레쉬 특성을 향상시키면서 주변회로부 내 구동회로소자들의 분리 특성이 저하되는 것을 방지할 수 있는 반도체장치의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위해 본 발명에 따른 반도체장치의 제조방법은 셀부과 주변회로부을 갖는 반도체기판 상에 패드산화층 및 마스크층을 형성하고 상기 반도체기판의 소정 부분이 노출되도록 패터닝하여 소자격리영역과 활성영역을 한정하는 공정과, 상기 반도체기판의 소자격리영역을 소정 깊이로 식각하여 셀부와 주변회로부의 각각에 제 1 및 제 2 트렌치를 형성하는 공정과, 상기 제 1 및 제 2 트렌치에 의해 노출된 상기 반도체기판의 표면에 제 1 버퍼층 및 라이너층을 형성하는 공정과, 상기 주변회로부에 형성된 제 1 버퍼층 및 라이너층을 패터닝하여 상기 반도체기판의 상기 제 2 트렌치가 형성된 부분을 노출시키는 공정과, 상기 라이너층과 상기 반도체기판의 상기 제 2 트렌치에 의해 노출된 부분에 제 2 버퍼층을 형성하는 공정과, 상기 제 1 및 제 2 트렌치에 제 1 및 제 2 필드산화막을 형성하는 공정을 구비한다.
상기에서 제 2 버퍼층을 열산화방법으로 형성한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 제조방법을 도시하는 공정도.
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 제조방법을 도시하는 공정도.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 제조방법을 도시하는 공정도이다.
도 2a를 참조하면, 메모리셀들이 형성될 셀부(C2)과 구동회로소자들이 형성될 주변회로부(P2)을 갖는 반도체기판(31) 상에 열산화 방법으로 패드산화층(33)을 형성하고, 이 패드산화층(33) 상에 CVD 방법으로 질화실리콘을 증착하여 마스크층(35)을 형성한다.
그리고, 마스크층(35) 및 패드산화층(33)을 포토리쏘그래피 방법으로 반도체기판(31)이 노출되도록 순차적으로 패터닝하여 셀부(C2)과 주변회로부(P2)에 각각 소자격리영역과 활성영역을 한정한다.
그리고, 마스크층(35)을 마스크로 사용하여 반도체기판(31)의 노출된 소자격리영역을 소정 깊이로 식각하여 셀부(C2)과 주변회로부(P2)에 제 1 및 제 2 트렌치(37)(38)를 형성한다. 상기에서 제 1 및 제 2 트렌치(37)(38)를 RIE 또는 플라즈마 식각 등의 이방성 식각이나, 또는, 경사 식각하여 형성한다.
도 2b를 참조하면, 제 1 및 제 2 트렌치(37)(38)에 의해 노출된 반도체기판(31)의 표면에 열산화 방법으로 제 1 버퍼층(39)을 형성한다. 상기에서 제 1 버퍼층(39)은 식각에 의해 제 1 및 제 2 트렌치(37)(38)를 형성할 때 발생되는 반도체기판(31) 표면의 손상을 제거한다.
그리고, 제 1 버퍼층(39) 및 마스크층(35) 상에 CVD 방법으로 질화실리콘을 증착하여 라이너층(41)을 형성한다. 상기에서 라이너층(41)은 제 1 및 제 2 트렌치(37)(38) 계면에 생성되는 스트레스(stress)를 완화시킨다.
도 2c를 참조하면, 제 1 버퍼층(39) 및 라이너층(41)을 주변회로부(P2)에 형성된 것이 제거되도록 포토리쏘그래피 방법으로 패터닝한다. 이 때,주변회로부(P2)에 서는 제 2 트렌치(38)에 의해 반도체기판(31)이 노출된다. 그리고, 상술한 공정에 의해 형성된 구조의 전 표면에 열산화방법에 의해 제 2 버퍼층(43)을 형성한다. 상기에서 제 2 버퍼층(43)은 제 2 트렌치(38)에 의해 노출된 반도체기판(31) 표면의 손상을 제거한다.
상기에서 라이너층(41)은 셀부(C2)의 제 1 트렌치(37) 내에 형성되어 이 후에 형성될 메모리셀들의 리프레쉬(refresh) 특성을 향상시키나, 주변회로부(P2) 내의 N형웰(도시되지 않음)에서 인(phosphrous)을 감소시켜 N형웰 내에서 뿐만 아니라 N형웰과 P형웰(도시되지 않음) 사이의 소자분리 특성을 저하시킨다. 그러므로, 라이너층(39)을 셀부(C2)을 제외한 주변회로부(P2)에 형성된 것을 제거하여 이후에 형성될 구동회로소자들의 분리 특성이 저하되는 것을 방지하였다.
도 2d를 참조하면, 제 2 버퍼층(43) 상에 산화실리콘을 제 1 및 제 2 트렌치(37)(38)가 채워지도록 CVD 방법으로 증착하고 CMP 또는 RIE 방법으로 에치 백하여 제 1 및 제 2 트렌치(37)(38) 내에만 잔류되도록 한다. 이 때, 제 1 및 제 2 트렌치(37)(38) 내에 잔류하는 산화실리콘은 소자를 분리하는 제 1 및 제 2 필드산화막(45)(47)이 된다.
그리고, 제 2 버퍼층(43), 라이너층(41), 제 1 버퍼층(39), 마스크층(35) 및 패드산화층(33)을 순차적으로 제거하여 반도체기판(31)을 노출시킨다. 상기에서 제 1 및 제 2 트렌치(37)(38) 내에 있는 제 1 및 제 2 필드산화막(45)(47)의 반도체기판(31)의 표면 보다 높은 부분도 식각되어 단차가 감소된다.
상술한 바와 같이 본 발명에 따른 반도체장치의 제조방법은 셀부에 형성되는제 1 트렌치에는 라이너층을 형성하면서, 주변회로부 내의 제 2 트렌치에는 라이너층을 형성하지 않도록 한다.
따라서, 본 발명은 셀부에 형성되는 메모리셀들의 리프레쉬(refresh) 특성을 저하시키지 않으면서 주변회로부에 형성되는 구동회로소자들의 소자분리 특성이 저하되는 것을 방지할 수 있는 잇점이 있다.
Claims (2)
- 셀부과 주변회로부을 갖는 반도체기판 상에 패드산화층 및 마스크층을 형성하고 상기 반도체기판의 소정 부분이 노출되도록 패터닝하여 소자격리영역과 활성영역을 한정하는 공정,상기 반도체기판의 소자격리영역을 소정 깊이로 식각하여 셀부와 주변회로부의 각각에 제 1 및 제 2 트렌치를 형성하는 공정,상기 제 1 및 제 2 트렌치에 의해 노출된 상기 반도체기판의 표면에 제 1 버퍼층 및 라이너층을 형성하는 공정,상기 주변회로부에 형성된 제 1 버퍼층 및 라이너층을 패터닝하여 상기 반도체기판의 상기 제 2 트렌치가 형성된 부분을 노출시키는 공정,상기 라이너층과 상기 반도체기판의 상기 제 2 트렌치에 의해 노출된 부분에 제 2 버퍼층을 형성하는 공정, 및상기 제 1 및 제 2 트렌치에 제 1 및 제 2 필드산화막을 형성하는 공정을 구비하는 반도체장치의 제조방법.
- 청구항 1에 있어서,상기 제 2 버퍼층을 열산화방법으로 형성하는 반도체장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030043075A KR20050002029A (ko) | 2003-06-30 | 2003-06-30 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030043075A KR20050002029A (ko) | 2003-06-30 | 2003-06-30 | 반도체장치의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050002029A true KR20050002029A (ko) | 2005-01-07 |
Family
ID=37217594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030043075A KR20050002029A (ko) | 2003-06-30 | 2003-06-30 | 반도체장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050002029A (ko) |
-
2003
- 2003-06-30 KR KR1020030043075A patent/KR20050002029A/ko not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4322453B2 (ja) | 半導体装置およびその製造方法 | |
| US20040245596A1 (en) | Semiconductor device having trench isolation | |
| US7279710B2 (en) | Structure and method of fabricating a transistor having a trench gate | |
| KR100478270B1 (ko) | 에어갭을 갖는 셀로우 트렌치 소자 분리막 및 그 제조 방법 | |
| US8269307B2 (en) | Shallow trench isolation structure and method for forming the same | |
| KR100620707B1 (ko) | 반도체 소자의 ｓｔｉ 형성 방법 | |
| KR20050002029A (ko) | 반도체장치의 제조방법 | |
| KR100246197B1 (ko) | 반도체장치의 소자격리방법 | |
| KR100344765B1 (ko) | 반도체장치의 소자격리방법 | |
| KR100236074B1 (ko) | 격리막 및 그 형성 방법 | |
| KR100338938B1 (ko) | 반도체 장치의 분리구조 제조방법 | |
| KR100289658B1 (ko) | 반도체 소자 분리방법 | |
| KR100700283B1 (ko) | 반도체소자의 소자분리용 트랜치 형성방법 | |
| KR19990070373A (ko) | 반도체장치의 소자격리방법 | |
| KR20020002943A (ko) | 격리막 형성 방법 | |
| KR19990048259A (ko) | 반도체장치의 소자격리방법 | |
| KR20040058798A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR20000019068A (ko) | 반도체장치의 소자격리방법 | |
| KR100269623B1 (ko) | 반도체장치의 소자격리방법 | |
| KR20050002002A (ko) | 반도체장치의 제조방법 | |
| KR20040014070A (ko) | 반도체 소자의 트랜치 매립 방법 | |
| JPH10150101A (ja) | 半導体装置及びその製造方法 | |
| KR20050002022A (ko) | 반도체장치의 제조방법 | |
| KR20050002019A (ko) | 반도체장치의 제조방법 | |
| KR20020050911A (ko) | 반도체 소자의 소자 격리층 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |