KR20040102407A - 플라즈마 디스플레이 패널의 구동방법 및 장치 - Google Patents

플라즈마 디스플레이 패널의 구동방법 및 장치 Download PDF

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Abstract

본 발명은 어드레스기간을 줄이고 방전을 안정화하도록 한 플라즈마 디스플레이 패널의 구동방법 및 장치에 관한 것이다.
이 플라즈마 디스플레이 패널의 구동방법 및 장치는 어드레스기간 동안 스캔전극에 스캔전압을 공급하고 어드레스전극에 데이터전압을 공급하여 셀을 선택하고 서스테인전극에 직류 바이어스전압을 공급하고, 상기 어드레스기간과 서스테인기간 사이에서 상기 스캔전극의 전압을 낮추고 상기 서스테인전극 상의 전압을 상기 직류 바이어스전압으로 유지시키게 된다. 그리고 서스테인기간 동안 상기 스캔전극과 상기 서스테인전극에는 서스테인펄스가 교대로 공급된다.

Description

플라즈마 디스플레이 패널의 구동방법 및 장치{Method and Apparatus for Driving Plasma Display Panel}
본 발명은 플라즈마 디스플레이 패널에 관한 것으로, 특히 어드레스기간을 줄이고 방전을 안정화하도록 한 플라즈마 디스플레이 패널의 구동방법 및 장치에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 He+Xe 또는 Ne+Xe 가스의 방전시 발생하는 147nm의 자외선에 의해 형광체를 발광시킴으로써 문자 또는 그래픽을 포함한 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 크게 향상된 화질을 제공한다. 특히, 3전극 교류 면방전형 PDP는 방전시 표면에 축적된 벽전하를 이용하여 방전에 필요한 전압을 낮추게 되며, 방전에 의해 발생되는 스퍼터링으로부터 전극들을 보호하기 때문에 저전압 구동과 장수명의 장점을 가진다.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 스캔전극(30Y) 및 서스테인전극(30Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(20X)을 구비한다.
스캔전극(30Y)과 서스테인전극(30Z) 각각은 투명전극(12Y,12Z)과, 투명전극(12Y,12Z)의 선폭보다 작은 선폭을 가지며 투명전극의 일측 가장자리에 형성되는 금속버스전극(13Y,13Z)을 포함한다. 투명전극(12Y,12Z)은 통상 인듐틴옥사이드(Indium-Tin-Oxide : ITO)로 상부기판(10) 상에 형성된다. 금속버스전극(13Y,13Z)은 통상 크롬(Cr) 등의 금속으로 투명전극(12Y,12Z) 상에 형성되어 저항이 높은 투명전극(12Y,12Z)에 의한 전압강하를 줄이는 역할을 한다. 스캔전극(30Y)과 서스테인전극(30Z)이 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링으로부터 상부 유전체층(14)을 보호하고 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다. 어드레스전극(20X)은 스캔전극(30Y) 및 서스테인전극(30Z)과 교차되는 방향으로 형성된다. 어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전체층(22)과 격벽(24)이 형성된다. 하부 유전체층(22)과 격벽(24)의 표면에는 형광체층(26)이 형성된다. 격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전셀을 물리적으로 구분하며, 방전에 의해 생성된 자외선과 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체층(26)은 플라즈마 방전시 발생된 자외선에 의해 여기·발광되어 적색, 녹색 또는 청색 중 어느 하나의가시광선을 발생하게 된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전셀의 방전공간에는 방전을 위한 He+Xe 또는 Ne+Xe 등의 불활성 혼합가스가 주입된다.
이러한 3전극 교류 면방전형 PDP는 화상의 계조(Gray Level)를 구현하기 위하여 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 구동하고 있다. 각 서브필드는 다시 방전을 균일하게 일으키기 위한 리셋 기간, 방전셀을 선택하기 위한 어드레스 기간 및 방전횟수에 따라 계조를 구현하는 서스테인 기간으로 나뉘어진다. 256 계조로 화상을 표시하고자 하는 경우에 1/60 초에 해당하는 프레임 기간(16.67ms)은 도 2와 같이 8개의 서브필드들(SF1내지SF8)로 나누어지게 된다. 8개의 서브 필드들(SF1내지SF8) 각각은 리셋기간, 어드레스 기간 및 서스테인 기간으로 다시 나누어지게 된다. 각 서브필드의 리셋기간 및 어드레스 기간은 각 서브필드마다 동일한 반면에, 서스테인 기간 및 그 방전횟수는 각 서브필드에서 2n(단, n=0,1,2,3,4,5,6,7)의 비율로 증가된다. 이와 같이 각 서브필드에서 서스테인 기간이 달라지게 되므로 화상의 계조를 구현할 수 있게 된다.
이와 같은 PDP의 구동방법은 어드레스 방전에 의해 선택되는 방전셀의 발광여부에 따라 선택적 쓰기(Selective writing) 방식과 선택적 소거(Selective erasing) 방식으로 대별된다.
선택적 쓰기방식은 리셋기간 동안 전셀들을 끄고 어드레스기간 동안 켜져야할 온셀들(on-cells)을 선택하게 된다. 그리고 선택적 쓰기 방식은 서스테인 기간 동안 어드레스 방전에 의해 선택된 온셀들의 방전을 유지시킴으로써 화상을 표시하게 된다.
선택적 소거방식은 리셋기간 동안 전셀들을 켜고 어드레스기간 동안 꺼져야할 오프셀들(off-cells)을 선택하게 된다. 그리고 선택적 소거 방식은 서스테인 기간 동안 어드레스 방전에 의해 선택된 오프셀들을 제외한 온셀들의 방전을 유지시킴으로써 화상을 표시하게 된다.
선택적 쓰기 방식은 일반적으로 선택적 소거 방식에 비하여 계조 표현 범위가 더 넓은 장점이 있지만 선택적 소거 방식에 비하여 어드레스기간이 긴 단점이 있다. 이에 비하여, 선택적 소거방식은 고속 구동에 유리하지만 비표시기간인 리셋기간 동안 전셀들이 켜지게 되므로 선택적 쓰기 방식에 비하여 콘트라스트 특성이 나쁜 단점이 있다.
이러한 선택적 쓰기 방식과 선택적 소거 방식 각각의 장점보다 더 우수한 장점들을 가지는 소위 'SWSE 방식'이 본원 출원인에 의해 기출원된 특허출원 제10-2000-0012669호, 특허출원 제10-2000-0053214호, 특허출원 제10-2001-0003003호, 특허출원 제10-2001-0006492호, 특허출원 제10-2002-0082512호, 특허출원 제10-2002-0082513호, 특허출원 제10-2002-0082576호 등을 통하여 제안된 바 있다. SWSE 방식의 구동 신호는 도 3과 같다.
도 3을 참조하면, SWSE 방식은 한 프레임기간을 다수의 선택적 쓰기 서브필드들(SW)과 다수의 선택적 소거 서브필드들(SE)로 시분할하여 PDP를 구동하게 된다.
선택적 쓰기 서브필드(SW)의 리셋기간에는 모든 스캔전극들(Y)에 전압이 셋업전압(Vsetup)까지 상승하는 상승 기울기의 램프파형(Ruy)이 동시에 공급된다. 이와 동시에, 서스테인전극들(Z)과 어드레스전극들(X)에는 0V나 기저전압(GND)이 공급된다. 상승 램프파형(Ruy)에 의해 전화면의 셀들 내에서 스캔전극들(Y)과 어드레스전극들(X) 사이와 스캔전극들(Y)과 서스테인전극들(Z) 사이에는 쓰기 암방전(Dark discharge)이 일어난다. 이 쓰기 암방전에 의해 어드레스전극들(X)과 서스테인전극들(Z) 상에는 정극성(+)의 벽전하가 쌓이게 되며, 스캔전극들(Y) 상에는 부극성(-)의 벽전하가 쌓이게 된다. 쓰기 암방전이 일어난 후에, 스캔전극들(Y)에는 서스테인전압(Vs)부터 대략 부극성 전압까지 전압이 낮아지는 하강 기울기의 하강 램프파형(Rdy)이 공급됨과 동시에 서스테인전극(Z)에는 서스테인전압(Vs)의 직류바이어스전압(DCz)이 공급된다. 이 하강 램프파형(Rdy)과 직류 바이어스전압(DCz)의 전압차에 의해 스캔전극들(Y)과 서스테인전극들(Z) 사이 그리고 스캔전극들(Y)과 어드레스전극들(Z)에는 소거 암방전이 일어난다. 이 소거 암방전은 상승 램프파형(Rdy)에 의해 생성된 벽전하들 중에서 어드레스방전에 기여하지 않는 과도한 벽전하를 소거시켜 전 화면의 셀들 내에 벽전하를 균일하게 잔류시키게 된다.
선택적 쓰기 서브필드(SW)의 어드레스기간에는 쓰기 스캔펄스(scw)가 스캔전극들(Y)에 순차적으로 공급됨과 동시에 쓰기 스캔펄스(scw)에 동기되는 쓰기 데이터펄스(dw)가 어드레스전극들(X)에 공급된다. 그리고 서스테인전극들(Z)에는 직류바이어스전압(DCz)이 계속 공급된다. 쓰기 스캔펄스(scw)와 쓰기 데이터펄스(dw)의 전압차와 리셋기간에 초기화된 벽전압이 더해지면서 쓰기 데이터펄스(dw)가 공급되는 온셀들(on cell) 내에는 쓰기방전이 발생된다. 이 쓰기방전에 의해 스캔전극들(Y) 상에는 정극성 벽전하가 쌓이면서 벽전하의 극성이 정극성으로 반전되며, 서스테인전극(Z)과 어드레스전극(X) 상에는 부극성의 벽전하가 쌓이게 된다.
선택적 쓰기 서브필드(SW)의 서스테인기간 동안, 스캔전극들(Y)과 서스테인전극들(Z)에는 서스테인전압(Vs)의 서스테인펄스(sus)가 교대로 공급된다. 이렇게 서스테인펄스(sus)가 공급될 때마다 쓰기 어드레스기간에 선택된 온셀들에는 서스테인방전이 일어난다.
마지막 서스테인방전까지 일어난 후에는 서스테인전압(Vs)까지 점진적으로 상승하는 소거 램프파형(ers)이 공급된다. 이 소거 램프파형(ers)에 의해 온셀 내에서는 소거방전이 일어나면서 서스테인방전에 의해 생성된 벽전하가 소거된다.
선택적 소거 서브필드(SE)의 어드레스기간에는 소거 스캔펄스(sce)가 스캔전극들(Y)에 순차적으로 공급됨과 동시에 소거 스캔펄스(sce)에 동기되는 소거 데이터펄스(de)가 어드레스전극들(X)에 공급된다. 이 어드레스기간 동안 서스테인전극들(Z)에는 0V나 기저전압(GND)이 공급된다. 스캔펄스(sce)와 소거 데이터(de)의 전압차와 셀들 내의 벽전압이 더해지면서 소거 데이터펄스(SED)가 공급되는 오프셀들(off-cell) 내에는 소거방전이 발생된다. 이 소거방전에 의해 오프셀들 내의 벽전하는 서스테인전압이 공급되더라도 방전이 일어나지 않을 정도로 소거된다.
선택적 소거 서브필드(SE)의 서스테인기간에는 스캔전극들(Y)과 서스테인전극들(Z)에 서스테인전압(Vs)의 서스테인펄스(sus)가 교대로 공급된다. 이러한 서스테인펄스(sus)가 공급될 때마다 소거 어드레스기간에 선택되지 않은 온셀들에는서스테인방전이 일어난다.
이러한 SWSE 방식의 선택적 쓰기 서브필드들(SW)과 선택적 소거 서브필드들(SE)의 가장 큰 차이는 어드레스 방전 특성에 있다. 선택적 쓰기 서브필드들(SW)에서는 서스테인방전을 일으키려는 온셀들 내에서 어드레스방전으로 스캔전극들(Y)과 서스테인전극들(Z) 상의 벽전하 극성을 역전 또는 반전시켜야 하므로 강한 방전이 필요하다. 이 때문에 쓰기 어드레스방전을 일으키기 위한 어드레스 방전 시간이 비교적 길게 되므로 어드레스기간이 길다. 반면에 선택적 소거 서브필드들(SE)에서는 스캔전극들(Y)과 서스테인전극들(Z) 상의 벽전하 극성을 역전시키는 것이 아니라 벽전하양을 감소시키게 된다. 이 때문에 소거 어드레스방전을 일으키기 위한 어드레스 방전 시간이 쓰기 어드레스방전에 비하여 짧게 되므로 어드레스기간이 상대적으로 짧아질 수 있다.
그런데 PDP의 구동방식은 어드레스 방전 지연으로 인하여 어드레스기간이 길고 저계조에서 방전이 불안정하게 되는 문제점이 있다. 어드레스기간이 길어지게 되면 한정된 프레임 기간 내에서 서스테인기간이 상대적으로 줄어들게 되므로 휘도가 저하되고 동영상 의사 윤곽노이즈(contour noise) 등의 화질저하요인을 줄이기 위하여 한 프레임기간 내에 더 많은 서브필드가 추가되기가 어렵다. 저계조에서의 방전 불안정을 상세히 설명하면 다음과 같다. 일반적으로 서스테인펄스 수와 방전회수가 일치하지는 않는다. 이는 초기에 서스테인펄스가 발생할 때에는 방전이 불안정하며 그 이후에 서스테인펄스가 발생될 때에 방전이 점차 안정화되면서 휘도가 증가하게 된다. 다시 말하여, 초기에 서스테인펄스가 발생할 때에는 방전이 일어나지 않을 수 있다. 따라서, 저계조에서는 연속되는 서스테인펄스 수가 작기 때문에 방전이 안정한 상태로 일어나기가 어렵다.
따라서, 본 발명의 목적은 어드레스기간을 줄이고 방전을 안정화하도록 한 PDP의 구동방법 및 장치를 제공하는데 있다.
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도이다.
도 2는 종래의 플라즈마 디스플레이 패널의 구동방법에 있어서 프레임기간의 서브필드패턴을 나타내는 도면이다.
도 3은 종래의 SWSE 방식에 적용되는 구동파형을 나타내는 파형도이다.
도 4는 본 발명의 실시예에 따른 서브필드패턴을 나타내는 도면이다.
도 5는 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도이다.
도 6a는 도 3과 같은 종래 기술의 구동파형이 플라즈마 디스플레이 패널에 공급될 때 어드레스 방전전후의 벽전하 분포를 보여 주는 단면도이다.
도 6b는 도 5와 같은 본 발명의 구동파형이 플라즈마 디스플레이 패널에 공급될 때 어드레스 방전전후의 벽전하 분포를 보여 주는 단면도이다.
도 7은 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 구동장치를 나타내는 블록도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
31 : 감마 & 게인 조정부 32 : 오차확산 & 디더링 처리부
33 : 서브필드 맵핑부 34 : 데이터 구동부
35 : 스캔 구동부 36 : 서스테인 구동부
37 : 타이밍 콘트롤러 38 : 구동전압 발생부
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 PDP의 구동방법은 어드레스기간 동안 스캔전극에 스캔전압을 공급하고 어드레스전극에 데이터전압을 공급하여 셀을 선택하고 서스테인전극에 직류 바이어스전압을 공급하는 제1 단계와; 상기 어드레스기간과 서스테인기간 사이에서 상기 스캔전극의 전압을 낮추고 상기 서스테인전극 상의 전압을 상기 직류 바이어스전압으로 유지시키는 제2 단계와; 상기 서스테인기간 동안 상기 스캔전극과 상기 서스테인전극에 서스테인펄스를 교대로 공급하여 서스테인방전을 일으키는 제3 단계를 포함한다.
상기 제2 단계는 상기 스캔전극의 전압을 기저전압까지 낮추고 상기 서스테인전극의 전압을 정극성 서스테인전압으로 유지시키는 것을 특징으로 한다.
본 발명의 실시예에 따른 PDP의 구동방법은 상기 스캔전극의 전압이 상기 기저전압으로 낮아진 t0 시점부터 일정 시간이 지난 후의 t2 시점까지 상기 스캔전극에 첫 번째 서스테인펄스를 공급하는 단계와; 상기 t2 시점 이후부터 상기 서스테인전극과 상기 스캔전극에 교대로 상기 서스테인펄스를 공급하는 단계를 더 포함한다.
상기 제2 단계는 상기 t0 시점부터 상기 t2 시점 사이의 t1 시점까지 상기 서스테인전극의 전압을 상기 직류 바이어스전압으로 유지시키는 것을 특징으로 한다.
본 발명의 실시예에 따른 PDP의 구동장치는 어드레스기간 동안 스캔전극에 스캔전압을 공급하고 어드레스전극에 데이터전압을 공급하여 셀을 선택하고 서스테인전극에 직류 바이어스전압을 공급하는 제1 구동부와; 상기 어드레스기간과 서스테인기간 사이에서 상기 스캔전극의 전압을 낮추고 상기 서스테인전극 상의 전압을 상기 직류 바이어스전압으로 유지시키는 제2 구동부와; 상기 서스테인기간 동안 상기 스캔전극과 상기 서스테인전극에 서스테인펄스를 교대로 공급하여 서스테인방전을 일으키는 제3 구동부를 구비한다.
상기 제2 구동부는 상기 스캔전극의 전압을 기저전압까지 낮추고, 상기 서스테인전극의 전압을 정극성 서스테인전압으로 유지시키는 것을 특징으로 한다.
상기 제3 구동부는 상기 스캔전극의 전압이 상기 기저전압으로 낮아진 t0 시점부터 일정 시간이 지난 후의 t2 시점까지 상기 스캔전극에 첫 번째 서스테인펄스를 공급하고, 상기 t2 시점 이후부터 상기 서스테인전극과 상기 스캔전극에 교대로 상기 서스테인펄스를 공급하는 것을 특징으로 한다.
상기 제2 구동부는 상기 t0 시점부터 상기 t2 시점 사이의 t1 시점까지 상기 서스테인전극의 전압을 상기 직류 바이어스전압으로 유지시키는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 실시예를 첨부한 도 5 내지 도 8을 참조하여 상세히 설명하기로 한다.
도 5를 참조하면, 본 발명의 실시예에 따른 PDP의 구동방법은 한 프레임 기간을 저계조의 제1 및 제2 서브필드들(SF1, SF2)을 포함하는 선택적 쓰기 서브필드(WSF)와 제3 내지 제12 서브필드들(SF3 내지 SF12)을 포함하는 선택적 소거 서브필드(ESF)로 시분할하여 PDP를 구동한다.
제1 서브필드(SF1)는 전화면의 셀들에 일정한 양의 벽전하를 균일하게 형성하기 위한 리셋기간, 쓰기방전을 이용하여 온셀들(on-cell)을 선택하는 쓰기 어드레스 기간, 선택된 온셀에 대하여 서스테인 방전을 일으키는 서스테인 기간 및 서스테인 방전에 의해 셀 내에 잔류하는 벽전하를 소거시키기 위한 소거기간을 포함한다. 선택적 쓰기 서브필드(WSF)의 마지막 서브필드인 제2 서브필드(SF2)는 상기 소거기간을 제외하고 상기 리셋기간, 상기 쓰기 어드레스기간 및 상기 서스테인 기간을 포함한다.
제3 내지 제11 서브필드들(SF3 내지 SF11) 각각은 소거방전으로 오프셀들(off-cell)을 선택하기 위한 소거 어드레스기간과 온셀들에 대하여 서스테인 방전을 일으키기 위한 서스테인기간을 포함한다. 선택적 소거 서브필드(ESF)의 마지막 서브필드인 제12 서브필드(SF12)는 상기 소거 어드레스기간과 상기 서스테인기간을 포함함과 아울러 최종단에 소거기간을 더 포함한다.
각 서브필드들(SF1 내지 SF12)에 부여되는 휘도 가중치는 다음과 같이 부여된다. 제1 서브필드(SF1)의 휘도 가중치는 20(1), 제2 서브필드(SF2)의 휘도 가중치는 21(2), 제3 서브필드의 휘도 가중치(SF3)는 22(4), 제4 서브필드(SF4)의 휘도 가중치는 23(8), 제5 서브필드(SF5)의 휘도 가중치는 24(16)로 각각 부여된다. 그리고 제6 내지 제12 서브필드들(SF6 내지 SF12)의 휘도 가중치는 각각 25(32)로 동일하게 부여된다.
선택적 쓰기 서브필드(WSF)인 제1 및 제2 서브필드들(SF1, SF2)은 이전의 셀 상태에 의존하지 않는 바이너리 코딩(Binary coding)으로 계조를 표현한다. 이에 비하여, 선택적 소거 서브필드(ESF)인 제3 내지 제12 서브필드들(SF3 내지 SF12)은 이전 서브필드에서 켜진 온셀들 중에서 오프셀들을 선택하는 리니어 코딩(linear coding)으로 계조를 표현한다.
이렇게 낮은 휘도 가중치의 제1 및 제2 서브필드들(SF1, SF2)만이 선택적 쓰기 서브필드(SF1)로 설정되고 그 외의 다른 서브필드들(SF3 내지 SF12)이 선택적 소거 서브필드들(SF3 내지 SF12)로 설정된다.
본 발명에 따른 PDP의 구동방법 및 장치는 한 프레임 기간 내에 배치되는 서브필들 중에서 어드레스기간이 상대적으로 긴 선택적 쓰기 서브필드들(WSF)의 개수가 제1 및 제2 서브필드들(SF1, SF2)의 2 개로 작고 나머지 서브필드들이 어드레스기간이 상대적으로 짧은 선택적 소거서브필드들(ESF)이기 때문에 종래의 선택적 쓰기 방식이나 SWSE 방식에 비하여 어드레스기간을 줄일 수 있다. 이렇게 어드레스기간이 줄게 되면 그 만큼 서스테인기간이나 추가적인 서브필드를 배치할 수 있는 시간적인 여유를 가질 수 있다.
그런데 선택적 쓰기 서브필드들(WSF)은 휘도 가중치가 낮은 저계조의 서브필드들로 구성되므로 서스테인방전이 불안정하고 이어지는 선택적 쓰기 서브필드들(WSF)의 방전까지 불안정하게 할 수 있는 단점이 있다. 다시 말하여, 휘도 가중치와 서스테인펄스가 일치된다고 가정할 때 선택적 쓰기 서브필드들(SWF)의 마지막 서브필드인 제2 서브필드(SF2)에는 2 개의 서스테인펄스가 2 개로써 서스테인방전이 안정화되기가 어렵고 이어지는 선택적 소거 서브필드의 어드레스방전이 불안정하게 될 수 있다. 이에 비하여 기출원된 SWSE 방식에서 선택적 쓰기 서브필드의 마지막 서브필드에는 휘도 가중치가 25(32)으로 부여되어 서스테인펄스의 개수가 32 개로써 서스테인방전이 안정하게 일어날 수 있다.
본 발명에 따른 PDP의 구동방법 및 장치는 낮은 휘도 가중치가 부여된 선택적 쓰기 서브필드들(WSF) 각각에 도 5와 같은 구동파형을 PDP에 공급하여 방전을 안정화시킨다.
도 5를 참조하면, 선택적 쓰기 서브필드(WSF)의 리셋기간에는 모든 스캔전극들(Y)에 전압이 셋업전압(Vsetup)까지 상승하는 상승 기울기의 램프파형(Ruy)이 동시에 공급된다. 이와 동시에, 서스테인전극들(Z)과 어드레스전극들(X)에는 0V나기저전압(GND)이 공급된다. 상승 램프파형(Ruy)에 의해 전화면의 셀들 내에서 스캔전극들(Y)과 어드레스전극들(X) 사이와 스캔전극들(Y)과 서스테인전극들(Z) 사이에는 쓰기 암방전이 일어난다. 이 쓰기 암방전에 의해 어드레스전극들(X)과 서스테인전극들(Z) 상에는 정극성(+)의 벽전하가 쌓이게 되며, 스캔전극들(Y) 상에는 부극성(-)의 벽전하가 쌓이게 된다. 쓰기 암방전이 일어난 후에, 스캔전극들(Y)에는 전압이 서스테인전압(Vs)부터 낮아지기 시작하여 기저전압(GND)이나 0V 또는 부극성 전압(-Vr)까지 낮아지는 하강 기울기의 하강 램프파형(Rdy)이 공급됨과 동시에 서스테인전극들(Z)에는 서스테인전압(Vs)의 직류 바이어스전압(DCz)이 공급된다. 이 하강 램프파형(Rdy)과 직류 바이어스전압(DCz)의 전압차에 의해 스캔전극들(Y)과 서스테인전극들(Z) 사이 그리고 스캔전극들(Y)과 어드레스전극들(Z)에는 소거 암방전이 일어난다.
이 소거 암방전은 상승 램프파형(Rdy)에 의해 생성된 벽전하들 중에서 어드레스방전에 기여하지 않는 과도한 벽전하를 소거시켜 전 화면의 셀들 내에 벽전하를 균일하게 잔류시키게 된다.
선택적 쓰기 서브필드(WSF)의 어드레스기간에는 부극성 스캔전압(-Vy)의 쓰기 스캔펄스(scw)가 스캔전극들(Y)에 순차적으로 공급됨과 동시에 쓰기 스캔펄스(scw)에 동기되는 정극성 데이터전압(Vd)의 쓰기 데이터펄스(dw)가 어드레스전극들(X)에 공급된다. 그리고 서스테인전극들(Z)에는 정극성 서스테인전압(Vs)의 직류 바이어스전압(DCz)이 계속 공급된다. 쓰기 스캔펄스(scw)와 쓰기 데이터펄스(dw)의 전압차와 리셋기간에 초기화된 벽전압이 더해지면서 쓰기데이터펄스(dw)가 공급되는 온셀들(on cell) 내에는 쓰기방전이 발생된다. 이 쓰기방전에 의해 스캔전극들(Y) 상에는 정극성 벽전하가 쌓이면서 벽전하의 극성이 정극성으로 반전되며, 서스테인전극들(Z)과 어드레스전극들(X) 상에는 부극성의 벽전하가 쌓이게 된다.
어드레스기간의 종료시점부터 t0 시점까지의 서스테인기간의 초기에는 스캔전극들(Y)과 어드레스전극들(Z)에 기저전압(GND)이나 0V가 공급된다. 그리고 이 기간 동안 서스테인전극들(Z)에는 서스테인전압(Vs)의 직류 바이어스전압(DCz)이 계속 공급된다.
서스테인기간에 있어서 t0 시점부터 t2 시점까지의 기간 동안 스캔전극들(Y)에는 첫 번째 서스테인펄스(sus1)가 공급되고 어드레스전극들(X)에는 기저전압(GND)이나 0V가 공급된다. 첫 번째 서스테인펄스(sus1)의 대략 초기 1/2 기간에 해당하는 t0 시점부터 t1 시점까지의 기간 동안 서스테인전극들(Y)에는 서스테인전압(Vs)의 직류 바이어스전압(DCz)이 계속 공급된다. 즉, t0 시점부터 t1 시점까지의 가간 동안 스캔전극들(Y)과 서스테인전극들(Z)에는 정극성 서스테인전압(Vs)이 동시에 공급된다. 이어서 첫 번째 서스테인펄스(sus1)의 대략 후기 1/2 기간에 해당하는 t1 시점부터 t2 시점까지의 기간 동안 서스테인전극들(Y)에는 기저전압(GND)이나 0V가 공급된다. 이 t1 시점부터 t2 시점까지의 기간 동안 셀 내의 벽전압과 서스테인펄스의 전압이 더해지면서 스캔전극들(Y)과 서스테인전극들(Z) 사이에 첫 번째 서스테인방전이 일어난다.
t0 시점부터 t1 시점까지의 기간 동안 스캔전극들(Y)에 첫 번째 서스테인펄스(sus1)가 공급되지만 스캔전극들(Y)과 서스테인전극들(Z) 사이에 전압차가 발생되지 않으므로 방전이 일어나지 않는다. 이 t0 시점부터 t1 시점까지의 기간은 도 6b와 같이 서스테인전극들(Z) 상의 전압을 정극성 서스테인전압(Vs)으로 유지시켜 서스테인전극들(Z) 상의 부극성 벽전하들이 디케이(decay)되거나 손실되는 것을 예방하는 역할을 한다. 이를 도 6a 및 도 6b를 결부하여 상세히 설명하면 다음과 같다. 도 3과 같은 종래의 선택적 쓰기 서브필드(SW)에서는 어드레스기간이 종료되면 즉, 어드레스방전이 끝나면 스캔전극들(Y)과 서스테인전극들(Z)에 기저전압(GND)이나 0V가 동시에 공급된다. 이 때 서스테인전극들(Z)에 인가되는 정극성 전압이 기저전압(GND)이나 0V로 낮아지면서 서스테인전극들(Z)과 부극성 벽전하들 사이의 흡인 정전기력이 낮아지게 되어 서스테인전극들(Z) 상의 부극성 벽전하들 중에서 일부가 도 6a와 같이 떨어져 나갈 수 있다. 그러면 첫 번째 서스테인펄스가 스캔전극들(Y)에 공급될 때 스캔전극들(Y)과 서스테인전극들(Z) 사이의 전압차가 충분히 크지 않기 때문에 서스테인방전이 일어나지 않을 수 있다. 이에 비하여, 본 발명의 실시예에 따른 PDP의 구동방법 및 장치에 의하면 어드레스기간이 종료되면 스캔전극들(Y)의 전압만이 기저전압(GND)이나 0V로 낮아지고 서스테인전극들(Y)의 전압은 정극성 서스테인전압(Vs)을 유지한다. t0 시점부터 t1 기간까지 서스테인전극들(Z)에 인가되는 정극성 서스테인전압(Vs)에 의해 서스테인전극들(Z)과 부극성 벽전하들 사이의 흡인 정전기력이 높게 유지되어 도 6b와 같이 서스테인전극들(Z) 상의 부극성 벽전하들이 손실되지 않는다. 따라서 첫 번째 서스테인펄스가 스캔전극들(Y)에 공급되고 있는 t1 시점부터 t2 시점까지의 기간 동안 스캔전극들(Y)과 서스테인전극들(Z) 사이의 전압차가 충분히 커지게 되므로 서스테인방전이 안정되게 일어나게 된다.
서스테인기간의 t2 시점 이후에는 서스테인전극들(Y)과 스캔전극들(Z)에 교대로 정상 펄스폭의 서스테인펄스들(sus2, sus3)이 교대로 공급된다. 그리고 어드레스전극들(X)에는 기저전압(GND)이나 0V가 계속 공급된다. 이렇게 서스테인펄스(sus)가 공급될 때마다 쓰기 어드레스기간에 선택된 온셀들에는 서스테인방전이 일어난다.
마지막 서스테인방전까지 일어난 후에는 서스테인전압(Vs)까지 점진적으로 상승하는 소거 램프파형(ers)이 공급된다. 이 소거 램프파형(ers)에 의해 온셀 내에서는 소거방전이 일어나면서 서스테인방전에 의해 생성된 벽전하가 소거된다.
이러한 구동파형은 SWSE 방식의 선택적 쓰기 서브필드에만 국한되지 않고 선택적 쓰기 서브필드들만으로 한 프레임기간이 시분할되는 선택적 쓰기 방식에도 적용될 수 있다.
선택적 소거 서브필드(ESF)의 구동파형은 도 3에 도시된 그 것과 실질적으로 동일하다.
도 7은 본 발명의 실시예에 따른 PDP의 구동장치를 나타낸다.
도 7을 참조하면, 본 발명의 실시예에 따른 PDP의 구동장치는 감마 & 게인 조정부(31), 오차확산 & 디더링 처리부(32) 및 서브필드 맵핑부(33)를 포함한 데이터 처리부와, PDP(39)의 어드레스전극들(X)에 데이터를 공급하기 위한 데이터 구동부(34)와, PDP의 스캔전극들(Y)을 구동하기 위한 스캔 구동부(35)와, PDP(39)의 서스테인전극(Z)을 구동하기 위한 스캔 구동부(36)와, 각 구동회로에 필요한 타이밍 제어신호를 발생하여 구동회로들을 제어하기 위한 타이밍 콘트롤러(37)와, PDP(39)에 필요한 구동전압을 발생하기 위한 구동전압 발생부(38)를 구비한다.
감마 & 게인 조정부(31)는 입력라인으로부터의 디지털 비디오 데이터(RGB)에 대하여 감마 보정함과 아울러 게인을 보정한다.
오차확산 & 디더링 처리부(32)는 Floyd-Steinberg 오차확산필터 등을 이용하여 감마 & 게인 조정부(31)로부터 입력되는 디지털 비디오 데이터(RGB)의 양자화 오차성분을 인접한 픽셀 데이터들에 확산시켜 오차성분을 완화시킨다. 또한, 오차확산 & 디더링 처리부(32)는 화소들(pixels) 각각에 대응하여 문턱치가 설정된 디더 마스크(또는 디더행렬)로 입력 데이터를 임계화하여 디더링 처리하게 된다. 이 오차확산 & 디더링 처리부(32)는 중간조의 계조를 표현함으로서 서브필드 패턴에 의해 표현될 수 있는 계조범위를 확대한다.
서브필드 맵핑부(33)는 오차확산 & 디더링 처리부(32)로부터 입력되는 데이터를 도 4와 같은 서브필드패턴에 맵핑한다.
데이터 구동부(34)는 서브필드 맵핑부(33)로부터 입력되는 데이터를 타이밍 콘트롤러(37)의 제어 하에 어드레스전극들(X)에 공급하게 된다.
스캔 구동부(35)는 타이밍 콘트롤러(37)의 제어 하에 선택적 쓰기 서브필드(WSF)의 리셋기간 동안 스캔전극들(Y)에 도 5와 같은 상승 램프파형(Ruy)과 하강 램프파형(Rdy)을 연속으로 공급하고 선택적 쓰기 서브필드(WSF)의 어드레스기간 동안 쓰기 스캔펄스(scw)를 스캔전극들(Y)에 순차적으로 공급한다. 선택적쓰기 서브필드(WSF)의 서스테인기간 동안 스캔 구동부(35)는 도 5와 같은 서스테인펄스(sus1, sus3)을 스캔전극들(Y)에 연속으로 공급한다. 그리고 선택적 소거 서브필드(ESF)의 소거 어드레기간 동안 스캔 구동부(35)는 타이밍 콘트롤러(37)의 제어 하에 스캔전극들(Y)에 도 3과 같은 소거 스캔펄스(sce)를 순차적으로 공급하고 선택적 소거 서브필드(ESF)의 서스테인기간 동안 도 3과 같은 서스테인펄스(sus)를 연속으로 공급한다.
서스테인 구동부(36)는 타이밍 콘트롤러(37)의 제어 하에 도 5에서 선택적 쓰기 서브필드(WSF)의 리셋기간의 하강 램프파형(Rdy) 발생시점부터 t1 시점까지 직류 바이어스전압(DCz)을 서스테인전극들(Z)에 공급하고 t2 시점부터 서스테인기간의 종료시점까지 서스테인펄스(sus2)와 소거 램프파형(ers)을 서스테인전극들(Z)에 연속으로 공급한다. 그리고 서스테인 구동부(36)는 타이밍 콘트롤러(37)의 제어 하에 도 3과 같이 선택적 소거 서브필드(ESF)의 소거 어드레스기간 동안 기저전압(GND)이나 0V를 서스테인전극들(Z)에 공급하고 선택적 소거 서브필드(ESF)의 서스테인기간 동안 서스테인펄스(sus)를 서스테인전극들(Z)에 공급한다.
타이밍 콘트롤러(37)는 수직/수평 동기신호(V, H)와 클럭신호(Clk)를 입력받고 각 구동부(34, 35, 36)에 필요한 타이밍 제어신호(Cx, Cy, Cz)를 발생하고 그 타이밍 제어신호(Cx, Cy, Cz)를 해당 구동부(34, 35, 36)에 공급함으로써 각 구동부(34, 35, 36)를 제어한다. 데이터 제어신호(Cx)에는 데이터를 샘플링하기 위한 샘플링클럭, 래치제어신호, 에너지 회수회로와 구동 스위치소자의 온/오프타임을 제어하기 위한 스위치제어신호가 포함된다. 스캔 제어신호(Cy)에는스캔구동부(35) 내의 에너지 회수회로와 구동 스위치소자의 온/오프타임을 제어하기 위한 스위치제어신호가 포함된다. 그리고 서스테인 제어신호(Cz)에는 서스테인구동부(36) 내의 에너지 회수회로와 구동 스위치소자의 온/오프타임을 제어하기 위한 스위치제어신호가 포함된다.
구동전압 발생부(38)는 상승 램프파형(Ruy)의 전압(Vsetup), 하강 램프파형(Rdy)의 전압(Vsetdn), 스캔전압(-Vy), 서스테인전압(Vs), 데이터전압(Vd) 등을 발생한다. 이러한 구동전압들은 방전가스의 조성이나 방전셀 구조에 따라 변할 수 있다.
상술한 바와 같이, 본 발명에 따른 PDP의 구동방법 및 장치는 SWSE 방식의 선택적 쓰기 서브필드를 저계조 서브필드에 할당하고 그 이외의 서브필드들을 어드레스기간이 짧은 선택적 소거 서브필드들로 하여 어드레스기간을 줄일 수 있으며 선택적 쓰기 서브필드의 어드레스기간이 종료된 후에 스캔전극 상의 전압을 낮추는 반면 서스테인전극 상의 전압을 정극성 전압으로 유지시킴으로써 서스테인방전과 이어지는 선택적 소거 서브필드의 방전을 안정화시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (8)

  1. 다수의 스캔전극, 다수의 서스테인전극 및 다수의 어드레스전극을 가지며 한 프레임기간을 리셋기간, 어드레스기간 및 서스테인기간으로 시분할하여 플라즈마 디스플레이 패널을 구동하는 방법에 있어서,
    상기 어드레스기간 동안 상기 스캔전극에 스캔전압을 공급하고 상기 어드레스전극에 데이터전압을 공급하여 셀을 선택하고 상기 서스테인전극에 직류 바이어스전압을 공급하는 제1 단계와;
    상기 어드레스기간과 상기 서스테인기간 사이에서 상기 스캔전극의 전압을 낮추고 상기 서스테인전극 상의 전압을 상기 직류 바이어스전압으로 유지시키는 제2 단계와;
    상기 서스테인기간 동안 상기 스캔전극과 상기 서스테인전극에 서스테인펄스를 교대로 공급하여 서스테인방전을 일으키는 제3 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  2. 제 1 항에 있어서,
    상기 제2 단계는,
    상기 스캔전극의 전압을 기저전압까지 낮추고,
    상기 서스테인전극의 전압을 정극성 서스테인전압으로 유지시키는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  3. 제 2 항에 있어서,
    상기 제3 단계는,
    상기 스캔전극의 전압이 상기 기저전압으로 낮아진 t0 시점부터 일정 시간이 지난 후의 t2 시점까지 상기 스캔전극에 첫 번째 서스테인펄스를 공급하는 단계와;
    상기 t2 시점 이후부터 상기 서스테인전극과 상기 스캔전극에 교대로 상기 서스테인펄스를 공급하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  4. 제 3 항에 있어서,
    상기 제2 단계는,
    상기 t0 시점부터 상기 t2 시점 사이의 t1 시점까지 상기 서스테인전극의 전압을 상기 직류 바이어스전압으로 유지시키는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  5. 다수의 스캔전극, 다수의 서스테인전극 및 다수의 어드레스전극을 가지며 한 프레임기간을 리셋기간, 어드레스기간 및 서스테인기간으로 시분할하여 플라즈마 디스플레이 패널을 구동하는 장치에 있어서,
    상기 어드레스기간 동안 상기 스캔전극에 스캔전압을 공급하고 상기 어드레스전극에 데이터전압을 공급하여 셀을 선택하고 상기 서스테인전극에 직류 바이어스전압을 공급하는 제1 구동부와;
    상기 어드레스기간과 상기 서스테인기간 사이에서 상기 스캔전극의 전압을 낮추고 상기 서스테인전극 상의 전압을 상기 직류 바이어스전압으로 유지시키는 제2 구동부와;
    상기 서스테인기간 동안 상기 스캔전극과 상기 서스테인전극에 서스테인펄스를 교대로 공급하여 서스테인방전을 일으키는 제3 구동부를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  6. 제 5 항에 있어서,
    상기 제2 구동부는,
    상기 스캔전극의 전압을 기저전압까지 낮추고,
    상기 서스테인전극의 전압을 정극성 서스테인전압으로 유지시키는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  7. 제 6 항에 있어서,
    상기 제3 구동부는,
    상기 스캔전극의 전압이 상기 기저전압으로 낮아진 t0 시점부터 일정 시간이 지난 후의 t2 시점까지 상기 스캔전극에 첫 번째 서스테인펄스를 공급하고;;
    상기 t2 시점 이후부터 상기 서스테인전극과 상기 스캔전극에 교대로 상기 서스테인펄스를 공급하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  8. 제 7 항에 있어서,
    상기 제2 구동부는,
    상기 t0 시점부터 상기 t2 시점 사이의 t1 시점까지 상기 서스테인전극의 전압을 상기 직류 바이어스전압으로 유지시키는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
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