KR20040094536A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법을 제공한다. 본 발명은 실리콘 기판의 액티브 영역에 P형 트랜지스터의 구조, 즉 게이트 절연막과 게이트 전극 및 소스/드레인(S/D)을 형성하고, 상기 트랜지스터의 구조 상에 금속배선 전 절연막(PMD)으로서 질화막을 증착한다. 그런 다음에, 상기 질화막을 과산화수소와 같은 용액으로 표면 처리하여 상기 질화막의 표면이나 표면 근처에 있는 Si-H의 H를 제거시킨다. 이후, 상기 질화막 상에 금속배선 전 절연막(PMD)으로서 비피에스지(BPSG)막을 증착시키고 열처리 공정에 의해 치밀화시킨다.
따라서, 상기 비피에스지막 내의 B-O로부터 보론 이온(B+)이 분리되지 않으므로 상기 보론 이온이 상기 실리콘 기판의 소스/드레인으로 침투하는 것이 방지될 수 있다. 그 결과, P형 트랜지스터의 문턱 전압 저하와 누설 전류 증가가 방지되고 나아가 상기 트랜지스터의 특성 열화가 억제될 수 있다. 이는 반도체 소자의 신뢰성이 향상될 수 있다.

Description

반도체 소자의 제조 방법{Method For Manufacturing Semiconductor Devices}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 트랜지스터 구조 상에 질화막과 비피에스지(BPSG: boron phosphorous silicate glass) 막을 증착할 때 비피에스지막의 불순물이 실리콘기판으로 침투하는 것을 방지함으로써 트랜지스터의 특성 열화를 방지하도록 한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 고집적화에 따라 트랜지스터의 미세화가 지속적으로 진행되고, 또한. 반도체 소자의 고속화에 맞추어 트랜지스터의 고속화가 진행되는 추세에 있다. 이러한 추세가 급격히 진행되면서 지금까지 아무런 문제를 일으키지 않던 면저항(sheet resistance)과 콘택 저항이 트랜지스터의 특성을 유지하기 어려울 정도로 높아지고 있다. 그럼에도 불구하고, 반도체 소자의 고집적화와 더불어 고속화에 대한 요구가 더욱 높아지고 있는 실정이다. 이를 해결하기 위해 다결정 실리콘층의 게이트 전극과 소스/드레인의 실리콘 기판에 티타늄(Ti), 코발트(Co), 니켈(Ni)과 같은 비저항이 낮은 고융점 금속을 실리사이드(silicide)화시킨 실리사이드층을 형성시키는 기술이 개발되었다. 그 결과, 게이트 전극의 저항과 소스/드레인의 콘택 저항이 현저히 저감될 수가 있었다.
한편, 초기에는 게이트 전극에 실리사이드층을 형성시키는 공정과 소스/드레인에 실리사이드층을 형성시키는 공정이 각각 별도의 공정으로 진행되었으나, 최근에는 공정의 단순화 및 비용 절감을 위해 게이트 전극과 소스/드레인에 실리사이드층을 하나의 동일 공정으로 형성시키는 살리사이드(salicide: self aligned silicide) 공정이 널리 사용되고 있다. 살리사이드 공정에서는 고융점 금속을 실리콘층과 절연막에 동시에 적층시킨 후 열처리하면, 실리콘층 상의 고융점 금속이 실리사이드화 반응을 일으킴으로써 실리사이드층으로 변형되지만 절연막 상의 고융점 금속은 실리사이드화 반응을 일으키지 않은 채 그대로 존재한다. 그러므로, 실리사이드층만을 남겨 두기 위해 상기 미반응한 고융점 금속을 선택적으로 식각, 제거시켜준다.
이러한 살리사이드 공정이 트랜지스터의 제조에 적용되기 시작하면서 기존의 화학 기상 증착 공정에 의한 살리사이드 형성 공정을 대체하게 되었고, 특히, 금속의 전기적 저항 및 실리사이드의 전기적 저항이 양호한 티타늄 실리사이드 공정이 트랜지스터의 제조공정에 유망하게 사용되고 있다.
한편, 종래의 반도체 소자의 제조 방법은 도 1에 도시된 바와 같이, N형 실리콘 기판(10)의 액티브 영역을 한정하기 위해 상기 실리콘 기판(10)의 아이솔레이션 영역에 아이솔레이션층(11)을 형성하고, 상기 실리콘 기판(10)의 액티브 영역 상에 게이트 산화막(13)을 형성하고, 상기 게이트 산화막(13) 상에 게이트 전극(15)의 패턴을 형성하고, 상기 게이트 전극(15)의 패턴을 마스크층으로 이용하여 상기 액티브 영역에 엘디디(lightly doped drain: LDD) 구조를 위한 저농도의 P형 불순물을 얕은 깊이로 이온주입하고, 상기 게이트 전극(15)의 패턴 양 측벽에 산화막의 스페이서(17)를 형성하고 상기 게이트 전극(15)의 패턴과 스페이서(17)를 마스크층으로 이용하여 상기 액티브 영역에 고농도의 P형 불순물을 깊은 깊이로 이온주입한 후 열처리하여 소스/드레인(S/D)을 형성한다. 그런 다음, 상기 구조의 실리콘 기판(10) 상에 금속배선 전 절연막(premetal dielectric: PMD)으로서 질화막(21)과 비피에스지막(23)을 순차적으로 증착시킨 후 상기 비피에스지막(23)을 열처리공정에 의해 치밀화시킨다. 따라서, 상기 비피에스지막(23) 상에 금속배선의 패턴(도시 안됨)을 형성시킬 수가 있다.
그런데, 상기 질화막(21)은 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition: PECVD) 공정을 이용하여 증착되므로 저압 화학 기상 증착(low pressure chemical vapor deposition: LPCVD) 공정을 이용하여 증착된 질화막에 비하여 비정량적이다. 이로써, 상기 질화막(21)은 사일렌(SiH4) 가스와 암모니아(NH3) 가스의 분해과정 중에 생성되는 수소(H)를 20~30 몰% 정도로 다량 함유한다. 상기 H는 도 2에 도시된 바와 같이, Si-H, Si-H2,Si-H3, N-H, N-H2등의 다양한 결합을 유지하며 상기 질화막(21)의 내부뿐만 아니라 상기 질화막(21)의 표면에도 존재한다. 이러한 결합 중에서 Si-H가 특히 약한 결합력을 가지므로 외부의 화학적 충격에 끊어지기 쉽다. 또한, 상기 비피에스지막(23)의 B-O, P-O, Si-O가 약한 결합력을 가지므로 외부의 화학적 기계적 충격에 끊어지기 쉽다.
따라서, 상기 질화막(21) 상에 상기 비피에스지막(23)이 증착되면, 상기 Si-H가 도 2에 도시된 바와 같이, 상기 B-O, P-O, Si-O와 만난다. 더욱이, 상기 Si-H가 상기 비피에스지막(23)의 증착 온도인 500℃에 해당하는 열에너지를 받으므로 상기 Si-H의 결합력이 더욱 약화된다. 그 결과, 상기 Si-H가 상기 B-O, P-O, Si-O와 쉽게 반응을 일으킨다. 이때, 상기 반응은 서로 안정화할 수 있는 방향으로 진행된다. 즉, 도 3(a) 내지 도 3(c)에 도시된 바와 같이, 상기 질화막(21)의 표면이나 표면 근처의 Si-H로부터 H가 분리된 후 상기 비피에스지막(23)의 B-O의 O와 결합하여 안정화된다. O를 잃은 B가 보론이온(B+) 상태로 남는다. 상기 H가 분리된 Si-에는 상기 B-O 또는 상기 Si-O, P-O가 결합될 수 있다. 상기 보론이온(B+)은 작은 원자 반경과 뛰어난 이동도 때문에 상기 질화막(21)을 투과하거나 상기 질화막(21) 내에 잔존한다. 또한, 상기 Si-O, P-O의 실리콘이온(Si+), 인이온(P+)도 상기 비피에스지막(23) 내에 발생할 수 있지만, Si, P의 원자 반경이 B에 비하여 크고 Si, P의 이동도가 B에 비하여 현저히 작으므로 상기 질화막(21)을 투과하지 못하고 상기 비피에스지막(23)에 잔존한다.
상기 비피에스지막(23)의 증착이 완료되고 나면, 상기 비피에스지막(23)을 700℃ 정도의 온도에서 열처리 공정에 의해 치밀화시킨다. 이때, 상기 B-O, P-O, Si-O의 약한 결합력이 강화된다. 즉, 상기 비피에스지막(23)의 화학적, 기계적 강도가 상기 열처리 공정 이전에 비하여 약 3배 정도 강화된다.
그러나, 상기 질화막(21) 내의 보론이온이나 상기 질화막(21)과 상기 티타늄실리사이드층(19)의 계면에 존재하던 보론이온은 상기 소스/드레인(S/D)으로 침투하여버린다. 이는 보론과 같은 P형 불순물을 소스/드레인(S/D)의 확산 불순물로서 이용하는 P형 트랜지스터(PMOS)에서 심각한 문제를 일으킨다. 즉, 상기 소스/드레인(S/D)으로 침투한 보론이온이 상기 실리콘기판(10) 내에서 이동해버리기 때문에 상기 트랜지스터의 문턱전압(threshold voltage: VT)이 저하된다. 또한, 상기 게이트 전극(15) 아래에 형성된 채널(channel)을 제거시키더라도 상기 채널이 완전히 제거되지 않고 미약하게 형성되어 상기 트랜지스터의 누설전류가 증가한다. 그 결과, 상기 트랜지스터의 특성 열화가 불가피하다.
따라서, 본 발명의 목적은 금속배선 전 절연막(PMD)용 질화막을 표면 처리하여 상기 질화막의 표면에 존재하는 수소를 제거시킨 후 상기 질화막 상에 금속배선 전 절연막용 비피에스지막을 증착시킴으로써 상기 비피에스지막의 불순물이 실리콘 기판으로 침투하는 것을 방지하도록 하는데 있다.
본 발명의 다른 목적은 트랜지스터의 문턱전압 저하를 방지하여 트랜지스터의 특성 열화를 방지하는데 있다.
본 발명의 또 다른 목적은 트랜지스터의 누설전류 증가를 방지하여 트랜지스터의 특성 열화를 방지하는데 있다.
도 1은 종래 기술에 의한 트랜지스터의 구조를 나타낸 단면도.
도 2는 도 1의 질화막의 표면에 수소가 존재함을 나타내기 위한 예시도.
도 3(a) 내지 도 3(c)는 도 1의 질화막과 비피에스지막 사이에서의 반응 과정을 나타낸 순서도.
도 4 내지 도 7은 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도.
도 8은 도 6의 과산화수소 용액에 의해 처리된 질화막의 표면에 수소가 존재하지 않음을 나타내기 위한 예시도.
도 9(a) 및 도 9(b)는 본 발명에 의한 반도체 소자의 제조 방법에 적용된 질화막과 비피에스지막 사이에서의 반응 과정을 나타낸 순서도.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은
반도체 기판의 액티브 영역 상에 게이트 절연막을 형성시키는 단계; 상기 게이트 절연막의 일부 영역 상에 게이트 전극의 패턴을 형성시키는 단계; 상기 게이트 전극의 패턴을 사이에 두고 상기 액티브 영역에 소스/드레인을 형성시키는 단계; 상기 게이트 전극의 패턴과 상기 소스/드레인을 포함한 상기 반도체 기판의 전면 상에 질화막을 증착시키는 단계; 상기 질화막을 소정의 표면 처리 용액에 의해 표면 처리시킴으로써 상기 질화막의 표면과 표면 근처의 수소를 제거시키는 단계;및 상기 질화막 상에 비피에스지막을 형성시키는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 표면 처리 용액으로서 과산화수소 용액을 사용할 수 있다. 상기 반도체 기판을 상기 과산화수소 용액을 담은 용기에 집어넣음으로써 상기 질화막을 표면 처리시키는 것이 바람직하다. 또한, 상기 과산화수소 용액을 30℃~40℃의 온도로 유지하는 것이 바람직하다.
바람직하게는, 상기 질화막을 상기 표면 처리 용액에 의해 표면 처리시킨 후 다른 후속 공정의 처리 없이 곧바로 상기 질화막 상에 상기 비피에스지막을 형성시킬 수 있다.
따라서, 본 발명은 상기 비피에스지막 내의 보론 이온이 상기 실리콘 기판으로 침투하는 것을 방지하여 트랜지스터의 문턱전압 저하와 누설전류 증가를 방지하라 수 있고, 나아가 반도체 소자의 신뢰성을 향상시킬 수 있다.
이하, 본 발명에 의한 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 구성 및 동일한 작용을 갖는 부분에는 동일 부호를 부여한다.
도 4를 참조하면, 먼저, 반도체 기판, 예를 들어 N형 실리콘 기판(10)의 액티브 영역간의 전기적 절연을 위해 상기 실리콘 기판(10)의 아이솔레이션 영역에 아이솔레이션층(11)을 예를 들어, 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정에 의해 형성시킨다. 이후, 열산화 공정이나 저압 화학 기상증착 공정을 이용하여 상기 실리콘 기판(10)의 액티브 영역 상에 게이트 절연막, 예를 들어 게이트 산화막(13)을 형성시키고 나서 저압 화학기상증착 공정을 이용하여 상기 게이트 산화막(13) 상에 게이트 전극(15)을 위한 도전층, 예를 들어 다결정 실리콘층 또는 도핑된 다결정 실리콘층을 증착시킨다. 그런 다음, 사진식각 공정을 이용하여 상기 게이트 전극(15)을 위한 부분의 게이트 산화막(13) 상에 상기 게이트 전극(15)의 패턴을 형성시킨다. 이후, 엘디디(LDD) 구조를 위한 저농도 드레인 영역을 형성하기 위해 상기 게이트 전극(15)을 제외한 액티브 영역에 P형의 불순물(도시 안됨), 예를 들어 보론을 저농도로 이온주입시킨다. 그런 다음, 상기 게이트 전극(15)을 포함한 실리콘 기판(10)의 표면 상에 예를 들어 산화막을 증착시킨 후 이방성 식각 특성을 갖는 건식 식각 공정, 예를 들어 반응성 이온 식각(Reactive ion etching: RIE) 공정을 이용하여 상기 산화막을 식각시킴으로써 상기 게이트 전극(15)과 상기 액티브 영역의 표면을 노출시킴과 아울러 상기 게이트 전극(15)의 측벽에 상기 산화막의 스페이서(17)를 형성한다. 이후, 상기 게이트 전극(15)의 양측 액티브 영역에 보론과 같은 불순물을 고농도로 이온주입시킴으로써 소스/드레인(S/D)을 형성한다. 이어서, 콘택저항을 저감시키기 위해 살리사이드공정을 이용하여 상기 게이트 전극(15)과 상기 소스/드레인(S/D) 상에 비저항이 낮은 고융점 금속층, 예를 들어 티타늄실리사이드층(19)을 형성시킨다.
도 5를 참조하면, 상기 티타늄실리사이드층(19)이 형성된 후 상기 게이트 전극(15)과 소스/드레인(S/D)을 포함한 상기 실리콘 기판(10)의 전면에 상기 PMD용 질화막(21)을 플라즈마 방식에 의해 300Å의 두께로 증착시킨다. 이때, 증착 온도가 400℃의 온도이고, 반응 가스가 사일렌(SiH4) 가스와 암모니아(NH3) 가스이다. 상기 질화막(21)의 증착 방법은 여러 가지가 있는데, 그 중에서도 플라즈마와 저온을 이용하는 플라즈마 강화 화학 기상 증착(PECVD) 공정과, 저압 및 고온을 이용하는 저압 화학 기상 증착(LPCVD) 공정이 대표적이다.
여기서, 상기 질화막(21)은 도 7의 PMD용 비피에스지막(23)으로부터의 불순물이 상기 소스/드레인(S/D)으로 침투하는 것을 방지하는 역할을 한다. 또한, 상기 질화막(21)은 상기 비피에스지막(23)에 콘택홀(도시 안됨)을 형성하기 위해 상기 비피에스지막(23)의 일부분을 식각할 때 식각 정지층으로서 역할을 한다.
한편, 상기 질화막(21)의 내부뿐만 아니라 상기 질화막(21)의 표면에는 H가 도 2에 도시된 바와 같이, Si-H, Si-H2,Si-H3, N-H, N-H2등의 다양한 결합을 유지하며 존재한다.
도 6을 참조하면, 상기 질화막(21)의 증착이 완료된 후 상기 실리콘 기판(10)을 용기(30) 내의 표면 처리 용액, 예를 들어 과산화수소(H2O2) 용액에 약 1분간 넣어둠으로써 상기 질화막(21)의 표면을 처리한다. 여기서, 상기 과산화수소(H2O2) 용액의 온도가 30℃~40℃가 바람직하다.
이때, 상기 과산화수소(H2O2)가 H2O와 O로 분해되고, 상기 분해된 O가 상기 질화막(21)의 Si-H 결합이나, N-H 결합의 H와 반응하여 H2O를 형성한다. 따라서, 도 8에 도시된 바와 같이, 상기 질화막(21)의 표면이나 표면 근처의 약한 결합력을 갖는 H가 제거되고, 상기 H의 일부가 O로 치환되며 또 다른 일부가 상기 비결합 상태의 Si으로 남아서 반응성이 큰 상태를 유지한다.
따라서, 본 발명은 상기 질화막(21) 상에 도 7의 비피에스지막(23)을 증착하는 후속 공정을 실시할 때 상기 비피에스지막(23)에 보론이온(B+)이 생성되는 것을 방지할 수 있다. 이는 상기 비피에스지막(23)을 열처리하는 공정을 진행하더라도 상기 보론이온이 상기 실리콘 기판(10)으로 침투하는 것을 방지시켜줌을 의미한다.
도 7을 참조하면, 상기 질화막(21)의 표면 처리가 완료된 후 대기압 화학 기상 증착(atmospheric chemical vapor deposition: APCVD) 공정을 이용하여 상기 질화막(21) 상에 예를 들어 비피에스지막(23)과 같은 산화막을 14000Å 정도의 두께로 증착시킨다. 이때, 상기 질화막(21) 표면이나 표면 근처에 있던 Si-H의 H가 도 6의 과산화수소 용액에 의해 이미 제거되었기 때문에 도 8에 도시된 바와 같이, 상기 질화막(21)의 표면이나 표면 근처에 있던 Si는 상기 비피에스지막(23)의 Si-O, B-O, P-O와 반응하여 비교적 강한 공유결합을 이룬다. 즉, 도 9(a) 및 도 9(b)에 도시된 바와 같이, 상기 질화막(21)에 있는 Si는 H가 제거된 이미 제거된 상태에서 상기 비피에스지막(23)의 Si-O 또는 B-O와 결합하여 안정화할 수 있다. 상기 질화막(21)에 있는 Si가 상기 Si-O와 결합하고 상기 B-O가 상기 비피에스지막(23)에 그대로 잔존하기 때문에 종래와 달리 보론이온(B+)이 상기 비피에스지막(23)에 전혀 잔존하지 않는다.
한편, 상기 질화막(21)의 표면 처리가 완료된 후 어떠한 후속 처리도 없이 곧바로 상기 비피에스지막(23)을 증착시키는 것이 바람직한데, 이는 상기 비결합상태의 Si이 또 다른 H기와 반응하는 것을 차단하기 위함이다.
상기 비피에스지막(23)의 증착이 완료되고 나면, 상기 비피에스지막(23)을 700℃ 정도의 온도에서 열처리 공정에 의해 치밀화시킨다. 이때, 상기 B-O, P-O, Si-O와 Si의 약한 결합력이 안정화되고, 또한 상기 B-O가 상기 열처리 공정에서의 열 에너지에 의해 B2O3에 가깝게 더욱 안정화된다.
따라서, 본 발명은 상기 비피에스지막(23)의 보론 이온이 상기 실리콘 기판(10)의 소스/드레인(S/D)으로 침투하는 현상을 방지할 수 있으므로 P형 트랜지스터의 문턱전압 저하와 누설전류 증가를 방지할 수 있고 나아가 상기 트랜지스터의 특성 열화를 억제할 수 있다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 실리콘 기판의 액티브 영역에 P형 트랜지스터의 구조, 즉 게이트 절연막과 게이트 전극 및 소스/드레인(S/D)을 형성하고, 상기 트랜지스터의 구조 상에 금속배선 전 절연막(PMD)으로서 질화막을 증착한다. 그런 다음에, 상기 질화막을 과산화수소와 같은 용액으로 표면 처리하여 상기 질화막의 표면이나 표면 근처에 있는 Si-H의 H를 제거시킨다. 이후, 상기 질화막 상에 금속배선 전 절연막(PMD)으로서 비피에스지(BPSG)막을 증착시키고 열처리 공정에 의해 치밀화시킨다.
따라서, 상기 비피에스지막 내의 B-O로부터 보론 이온(B+)이 분리되지 않으므로 상기 보론 이온이 상기 실리콘 기판의 소스/드레인으로 침투하는 것이 방지될 수 있다. 그 결과, P형 트랜지스터의 문턱 전압 저하와 누설 전류 증가가 방지되고 나아가 상기 트랜지스터의 특성 열화가 억제될 수 있다. 이는 반도체 소자의 신뢰성이 향상될 수 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

Claims (5)

  1. 반도체 기판의 액티브 영역 상에 게이트 절연막을 형성시키는 단계;
    상기 게이트 절연막의 일부 영역 상에 게이트 전극의 패턴을 형성시키는 단계;
    상기 게이트 전극의 패턴을 사이에 두고 상기 액티브 영역에 소스/드레인을 형성시키는 단계;
    상기 게이트 전극의 패턴과 상기 소스/드레인을 포함한 상기 반도체 기판의 전면 상에 질화막을 증착시키는 단계;
    상기 질화막을 소정의 표면 처리 용액에 의해 표면 처리시킴으로써 상기 질화막의 표면과 표면 근처의 수소를 제거시키는 단계; 및
    상기 질화막 상에 비피에스지막을 형성시키는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 표면 처리 용액으로서 과산화수소 용액을 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서, 상기 반도체 기판을 상기 과산화수소 용액을 담은 용기에 집어넣음으로써 상기 질화막을 표면 처리시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서, 상기 과산화수소 용액을 30℃~40℃의 온도로 유지하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서, 상기 질화막을 상기 표면 처리 용액에 의해 표면 처리시킨 후 다른 후속 공정의 처리 없이 곧바로 상기 질화막 상에 상기 비피에스지막을 형성시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
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