KR20040085504A - 박막 트랜지스터 액정표시장치 - Google Patents

Abstract

본 발명은 데이타라인의 끝단과 게이트라인의 끝단에 연결되는 공통라인의 구조를 개선시킴으로써, 정전기에 따른 손상을 최소화할 수 있는 박막 트랜지스터 액정표시장치에 관해 개시한 것으로서, 다수 개의 게이트 라인과 데이터 라인이 교차 배열되며, 상기 라인들간의 교차부에는 박막 트랜지스터가 배열되고, 상기 게이트라인의 끝단과 상기 데이타라인의 끝단에는 공통라인이 연결되며, 상기 게이트 라인, 데이타라인 및 공통라인에 EDS보호회로가 연결되는 박막트랜지스터 액정표시장치에 있어서, 본 발명에서는 상기 공통라인이 단일 라인 형태로 배열된다.

Description

박막 트랜지스터 액정표시장치{THIN FILM TRANSISTOR-LIQUID CRYSTAL DISPLAY}

본 발명은 액정표시소자에 관한 것으로, 보다 구체적으로는 데이타라인의 끝단과 게이트라인의 끝단에 연결되는 공통라인의 구조를 개선시킴으로써, 정전기에 따른 손상을 최소화할 수 있는 박막 트랜지스터 액정표시장치에 관한 것이다.

액정표시장치는 차세대 표시장치로써 노트북 및 모니터 시장에서 높은 시장점유율을 차지하고 있으며, 현재 TV기술도 발전하고 있다. 이와 더불어 액정 디스플레이의 표시성능도 현저하게 향상되고 있으며, 기술적인 발전 뿐만 아니라 생산성 및 신뢰성 측면에서도 연구가 되고 있다.

이와 같은 액정표시장치는 전형적으로 박막트랜지스터 및 화소전극 등을 구비한 어레이 기판과, 컬러필터 및 상대전극 등을 구비한 컬러필터 기판이 액정층의 개재하에 합착된 구조를 가진다.

상기 어레이 기판은 수 개의 게이트 라인과 데이터 라인이 교차 배열되며, 상기 라인들간의 교차부에는 박막 트랜지스터가 설치되고, 상기 라인들에 의해 한정된 화소 내에는 화소전극이 배치된다. 여기서, 상기 박막트랜지스터는 게이트라인으로부터 공급되는 게이트전압에 응답하여 데이터라인 상의 데이터신호를 액정셀들에 공급하게 된다.

상기 컬러필터 기판 상에는 화소 경계부에 해당하는 영역에 블랙매트릭스가 형성되며, 화소에 해당하는 각 부분에는 레드, 그린 및 블루의 컬러필터가 형성되고, 상기 블랙매트릭스와 컬러필터를 포함한 전 영역 상에는 상대전극이 형성된다.

도 1은 종래 기술에 따른 박막 트랜지스터 액정표시장치를 설명하기 위한 레이아웃도이다.

상기 어레이기판 구조에, 데이타라인의 끝단과 게이트라인의 끝단 사이를 연결시키는 공통라인(10)이 배치되며, 게이트라인, 데이타라인 및 공통라인에 연결되는 정전 손상(Electrostatic Damage :이하 'ESD'라 함)보호 회로가 추가된다.

도 1에 도시된 바와 같이, 상기 공통라인 신호가 데이타PCB를 통해서 판넬부로 입력되며, Ⅰ부분의 공통 신호 전달은 전체적으로 신호를 딜레이(delay)없이 전달하기 위해 어레이기판에 공통라인(10)을 설계한다.

상기 구조를 가진 종래 기술에 따른 박막 트랜지스터 액정표시장치에서는 깜박거림 방지를 위해 데이타라인의 끝단과 게이트라인의 끝단 사이에 공통라인을 연결된 구조를 가짐으로써 전체적으로 공통 라인 신호가 지연없이 입력된다. 또한, 공통 라인은 듀얼 라인 구조를 가짐으로서, 라인 저항이 감소된다.

도 2 내지 도 4는 종래 기술에 따른 박막트랜지스터 액정표시장치의 문제점을 설명하기 위한 도면이다.

도 2는 종래 기술에 따른 박막 트랜지스터 액정표시장치에 있어서, 공통라인이 듀얼라인 구조로 제작될 경우 발생되는 정전기 손상을 보인 도면이다.

또한, 도 3은 종래 기술에 따른 박막 트랜지스터 액정표시장치의 문제점을 설명하기 위한 것으로서, 공통라인부과 ESD회로와의 연결부를 보인 공정단면도이다.

한편, 도 4는 소오스/드레인전극과 액티브층과의 정션할 경우 나타나는 쇼트키 베리어(shottky barrier)를 나타낸 그래프로서, 액티브층의 도핑량이 많아질수록 베리어는 화살표 방향으로 움직이며, 이 후에는 터널링(tunneling)이 발생함을 알 수 있다. 이때, 액티브층과 소오스/드레인전극 간의 쇼트키 장벽 높이는 0.55eV가 된다. 반면, 도핑량이 적은 레이어일수록 전류의 이동이 어려우며, 보다 많은 전압이 인가되면 항복 현상이 일어나 순간적으로 많은 전류가 유도된다.

그러나, 종래에는 공통라인을 듀얼 구조를 채택함으로써, 도 2, 도 3 및 도 4에 도시된 바와 같이, 게이트라인(2)와 소오스/드레인전극(6) 사이에 캐패시턴스가 존재하며, 특히 4마스크인 경우 액티브층이 존재하므로 상기 공통라인부의 액티브층(4)으로의 순간적인 다량의 전류 유입이 발생된다. 따라서, 상기 공통라인의 캐패시턴스에서 발생된 전류 유입으로 인해 공통라인과 연결된 첫번째 ESD회로의 콘택부에서 버닝(burning)(A부분)이 발생되는 문제점이 있었다.

도 1에서, 미설명된 도면부호 1은 기판을, 도면부호 3은 게이트 절연막을, 도면부호 5는 오믹콘택층을 각각 도시한 것이며, 또한 도면부호 6은 소오스/드레인전극을, 도면부호 7은 보호막을, 도면부호 8은 화소전극을 각각 도시한 것이다.

이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 게이트라인 끝단과 데이타라인 끝단에 연결되는 공통라인 구조를 개선시킴으로써, 게이트라인과 데이타라인 간의 정전기 발생을 방지할 수 있는 박막 트랜지스터 구조를 제공함에 그 목적이 있다.

도 1은 종래 기술에 따른 박막 트랜지스터 액정표시장치를 설명하기 위한 레이아웃도.

도 2 내지 도 4는 종래 기술에 따른 박막트랜지스터 액정표시장치의 문제점을 설명하기 위한 도면.

도 5는 본 발명의 일실시예에 따른 박막 트랜지스터 액정표시장치를 설명하기 위한 공정단면도.

도 6은 본 발명의 다른 실시예에 따른 박막 트랜지스터 액정표시장치를 설명하기 위한 평면도.

상기 목적을 달성하기 위해, 다수 개의 게이트 라인과 데이터 라인이 교차 배열되며, 상기 라인들간의 교차부에는 박막 트랜지스터가 배열되고, 상기 게이트라인의 끝단과 상기 데이타라인의 끝단에는 공통라인이 연결되며, 상기 게이트 라인, 데이타라인 및 공통라인에 EDS보호회로가 연결되는 박막트랜지스터 액정표시장치에 있어서, 본 발명에서는 상기 공통라인이 단일 라인 형태로 배열된 것을 특징으로 한다.

다수 개의 게이트 라인과 데이터 라인이 교차 배열되며, 상기 라인들간의 교차부에는 박막 트랜지스터가 배열되고, 상기 게이트라인의 끝단과 상기 데이타라인의 끝단에는 공통라인이 연결된 박막트랜지스터 액정표시장치에 있어서, 본 발명에서는 상기 공통라인이듀얼라인 형태로 배열되며, 게이트라인 및 상기 데이타라인과 연결되며, 상기 공통라인과 연결되지 않는 ESD보호회로를 포함하는 것을 특징으로 한다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.

본 발명에 따른 박막 트랜지스터 액정표시장치에서는 공통라인을 단일 라인 형태로 구성하거나, 또는 공통라인을 듀얼 라인 형태로 구성하되 ESD보호회로와 연결되지 않도록 구성하여 정전기로 인한 손상을 최소화한다.

도 5는 본 발명의 일실시예에 따른 박막 트랜지스터 액정표시장치를 설명하기 위한 공정단면도이다.

본 발명의 일실시예에 따른 박막 트랜지스터 액정표시장치에서는, 어레이기기판(20)에 다수개의 게이트라인(21)과, 게이트라인과 교차 배열된 다수개의 데이터 라인과, 상기 라인들간의 교차부에 배열된 박막 트랜지스터와, 게이트라인의 끝단과 데이타라인의 끝단과 연결되도록 배열되는 단일 라인 형태의 공통라인과, 게이트 라인, 데이타라인 및 공통라인에 연결되도록 배열되는 EDS보호회로를 포함하여 구성된다.

도 5에서, 미설명된 도면부호 22는 게이트 절연막을, 도면부호 23은 보호막을, 도면부호 24는 화소전극을 각각 나타낸 것이다.

본 발명의 일 실시예에 따른 공통라인은 기존의 듀얼라인 구조 대신 단일 라인 형태로 배열됨으로서, 도 5에 도시된 바와 같이, 전류 발생이 억제되어 ESD보호회로 콘택부에 버닝이 발생되지 않는다.

도 6은 본 발명의 다른 실시예에 따른 박막 트랜지스터 액정표시장치를 설명하기 위한 평면도이다.

본 발명의 다른 실시예에 따른 박막 트랜지스터 액정표시장치에서는, 하부기판에, 기존과 동일하게, 다수개의 게이트라인과, 게이트라인과 교차 배열된 다수개의 데이터 라인과, 상기 라인들간의 교차부에 배열된 박막 트랜지스터 구조를 가지며, 상기 구조에 도 6에 도시된 바와 같이, 게이트라인의 끝단과 데이타라인의 끝단과 연결되도록 배열되는 듀얼 라인 형태의 공통라인(29)과, 게이트 라인 및 데이타라인과 연결되며 공통라인과 연결되지 않도록 배열되는 ESD보호회로(28)를 포함하여 구성된다.

특히, 상기 ESD보호회로(28)는 판넬 외곽부에 설치되며, 이로 인해 ESD가 발생할 경우, 외부로 통하여 등전위가 형성된다.

본 발명의 다른 실시예에서는 공통라인을 기존과 동일하게 듀얼 라인형태로 유지하면서, 상기 공통라인과 ESD보호회로 간을 단절시킨 구조를 가진다.

따라서, 본 발명의 다른 실시예에서는, 게이트라인과 소오스/드레인전극 사이에 캐패시턴스가 존재할 경우, 특히, 제 4마스크에서 공통라인부의 액티브층으로의 순간적인 다량의 전류 유입이 발생되나, 공통라인과 ESD보호회로가 단절된 구조를 가짐으로써, ESD보호회로의 콘택부에서 버닝이 발생되지 않는다.

본 발명에 따르면, 공통라인을 단일 라인 형태로 구성하거나, 또는 듀얼 라인 형태로 하면서 ESD보호회로와 단절된 구조를 채택함으로써, 공통라인의 저항을 최소화한다.

이상에서와 같이, 본 발명은 공통 라인을 단일라인 구조로 형성함으로써, 전류 발생을 억제한다. 따라서, 공통 라인에서 발생되는 정전기로 인한 손상을 방지하여 제품 불량을 최소화할 수 있다.

또한, 본 발명에서는 공통라인을 ESD회로와 연결되지 않는 구조로 형성함으로써, 공통라인에서 발생되는 전류를 ESD회로의 콘택부로의 유입을 차단할 수 있다. 따라서, 상기 공통라인의 캐패시턴스에서 발생된 전류 유입으로 인해 공통라인과 연결된 첫번째 ESD회로의 콘택부에서 발생되는 버닝 현상을 방지할 수 있다.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (2)

1. 다수 개의 게이트 라인과 데이터 라인이 교차 배열되며, 상기 라인들간의 교차부에는 박막 트랜지스터가 배열되고, 상기 게이트라인의 끝단과 상기 데이타라인의 끝단에는 공통라인이 연결되며, 상기 게이트 라인, 데이타라인 및 공통라인에 EDS보호회로가 연결되는 박막트랜지스터 액정표시장치에 있어서,

   상기 공통라인은 단일 라인 형태로 형성된 것을 특징으로 하는 박막트랜지스터 액정표시장치.
2. 다수 개의 게이트 라인과 데이터 라인이 교차 배열되며, 상기 라인들간의 교차부에는 박막 트랜지스터가 배열되고, 상기 게이트라인의 끝단과 상기 데이타라인의 끝단에는 공통라인이 연결되는 박막트랜지스터 액정표시장치에 있어서,

   상기 공통라인은 듀얼라인 형태로 형성되며,

   상기 게이트라인 및 상기 데이타라인과 연결되며, 상기 공통라인과 연결되지 않는 ESD보호회로를 포함하는 것을 특징으로 하는 박막트랜지스터 액정표시장치.