KR20040081670A - 디지털 ｔｖ의 메모리 제어 장치 - Google Patents

Abstract

본 발명은 동작 특성이 서로 다른 외부 메모리에 대해 기능 블록은 변경 없이 동일한 기능을 수행할 수 있도록 버퍼 제어부와 메모리 제어부를 구비한 장치로 구현하기 위한 것으로서, 포맷 변환을 담당하여 입력과 출력 영상의 임의의 위치를 억세스하는 기능 블록과, 상기 기능 블록이 처리하고자 하는 데이터와 영상 위치 정보를 받아 외부 메모리의 위치 정보로 변환하고 이를 사용하여 데이터를 저장하는 메모리 제어부와, 상기 기능 블록과 메모리 제어부의 인터페이스 역할을 하며, 입력되는 데이터를 외부 메모리 방식과 메모리 제어부로부터 입력되는 제어 신호에 따라 데이터의 배열 방식을 구성하는 버퍼 제어부와, 외부 메모리와 상기 버퍼 제어부의 인터페이스 역할을 하며, 외부 메모리의 방식에 따라 변경되는 영상에서의 데이터 위치 정보 대비 메모리에서의 데이터 위치 정보를 생성하는 메모리 주소 발생부와, 상기 메모리 주소 발생부에서 생성된 데이터 위치 정보에 따라 데이터의 배열 방식을 제어하는 신호를 발생하는 버퍼 제어 신호 발생부를 포함하여 구성되는데 있다.

Description

디지털 ＴＶ의 메모리 제어 장치{apparatus for memory control in digital TV}

본 발명은 디지털 방송에 관한 것으로, 특히 디지털 TV에서의 기능 블록과 외부 메모리간의 제어 장치에 관한 것이다.

디지털 TV는 다양한 입력과 출력을 처리하기 위해 포맷 변환을 실시하며, 이 포맷 변환을 담당하는 기능 블록은 입력과 출력 영상의 임의의 위치를 억세스하여 기능을 수행하게 된다.

이런 억세스를 위해 외부 메모리에 처리 영상 데이터를 저장하게 되며, 메모리 제어 장치는 기능 블록이 처리하고자 하는 데이터와 영상 위치 정보를 받아 외부 메모리의 위치 정보로 변환하고 이를 사용하여 데이터를 저장하게 된다.

상기 기능 블록은 버퍼 제어부를 통해 자신의 타이밍 구간동안 외부 메모리 점유 요청을 외부 메모리 제어부에 하게 되며, 외부 메모리 제어부는 요청을 수락/거절하는 방식으로 메모리의 접근이 이루어진다. 이와 같은 기능 블록이 많아지면, 외부 메모리 제어부는 각각의 읽기/쓰기의 요청에 대해 우선 순위와 같은 일정한 규칙을 정해 요청을 순서대로 처리하게 된다.

이런 방식으로 외부 메모리를 사용할 때 외부 메모리의 동작 주파수 대비 기능 블록의 외부 메모리 사용 주파수의 비율을 글로벌 대역폭이라 정의하고, 글로벌 대역폭이 높으면 기능 블록이 상대적으로 메모리 사용을 할 수 있는 기회를 많이 가질 수 있다.

또한, 글로벌 대역폭이 낮으면 상대적으로 메모리 사용을 할 수 있는 기회를 적게 가지게 되어 마치 병목 현상과 같은 현상이 발생될 수 있어 기능 블록의 비정상적인 동작을 유발할 수 있고, 이는 디지털 TV의 화면상에 불안정한 영상을 보여줄 수 있는 개연성이 있다.

따라서, 시스템의 안정적인 동작을 유지하기 위해서 높은 글로벌 대역폭을가지게 하는 것이 중요하다.

이와 같은 글로벌 대역폭을 올리기 위해서는 첫 번째로 기능 블록과 외부 메모리간의 데이터 버스의 폭을 증가시켜 기능 블록이 보다 많은 데이터를 동시에 억세스할 수 있도록 하는 방식이 있고, 두 번째는 외부 메모리의 동작 주파수를 올려 상대적으로 기능 블록으로 하여금 보다 많은 데이터를 억세스할 수 있도록 하는 방식이 있다.

도 1a, b, c, d 은 이러한 방식으로 고려될 수 있는 기능 블록과 외부메모리 간의 구성도이다.

도 1에서 SDR SDRAM은 동작 클럭의 상승 구간에서만 데이터가 유효한 방식을 가지는 메모리이며, DDR SDRAM은 동작 클럭의 상승과 하강 구간에서 각각의 데이터가 유효한 방식을 가지는 메모리이다.

따라서, SDR SDRAM을 사용할 때보다 DDR SDRAM을 사용할 때 상대적으로 2배정도의 글로벌 대역폭의 증가를 예상할 수 있다.

도 1a가 SDR SDRAM을 사용하는 일반적인 하드웨어의 구성도이며, 도 1b, c, d는 글로벌 대역폭을 올리기 위해 구성될 수 있는 하드웨어의 구성도이다.

도 1b는 SDR SDRAM을 사용하면서 데이터 버스의 폭을 증가시킨 경우이며, 도 1d는 DDR SDRAM을 사용하며, 데이터 버스의 폭을 증가시킨 경우이다.

그러나, 도 1b, d와 같이 데이터 버스의 폭의 증가는 외부 메모리와 인터페이스되는 하드웨어의 핀 개수의 증가를 뜻하며, 이는 기능 블록이 포함되는 하드웨어의 코스트 상승을 유발하게 된다.

따라서, 도 1c와 같이 데이터 버스의 폭은 그대로 유지하고, 외부 메모리의 동작 주파수가 도 1a보다 상대적으로 2배가 되는 DDR SDRAM을 사용하는 것이 하드웨어의 코스트 상승을 막으면서 글로벌 대역폭을 올릴 수 있다.

도 2a, b에서는 도 1a와 도 1c의 하드웨어의 대략적인 내부 구성도를 보여준다.

도 2a와 도 2b의 차이점으로는 도 2a는 SDR SDRAM을 사용하여 전체 블록이 동작 클럭의 상승 구간에서만 데이터가 유효한 방식을 따르는 것이고, 도 2b는 DDR SDRAM을 사용하여 전체 블록이 동작 클럭의 상승과 하강 구간에서 데이터가 유효한 방식을 따르는 것이다.

즉, SDR SDRAM과 DDR SDRAM과 같은 동작 특성이 서로 다른 외부 메모리 중 어느 하나를 사용하느냐에 따라 기능 블록을 포함한 메모리 제어 장치를 모두 바꾸어야 하는 문제가 생기게 된다.

따라서 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 동작 특성이 서로 다른 외부 메모리에 대해 기능 블록은 변경 없이 동일한 기능을 수행할 수 있도록 버퍼 제어부와 메모리 제어부를 구비한 장치로 구현하는데 그 목적이 있다.

본 발명의 다른 목적은 외부 메모리의 데이터 버스의 폭을 증가하는 방식으로 하드웨어 증가를 통해 얻은 글로벌 대역폭의 증가가 아닌 하드웨어의 증가 없이 글로벌 대역폭의 증가를 얻어 보다 안정적인 기능 블록의 동작을 유도하는데 있다.

도 1a, b, c, d은 종래 기술에 따른 SDR과 DDR로 인터페이스되어 만들어질 수 있는 하드웨어의 실시예

도 2a, b는 도 1a와 도 1c의 하드웨어의 대략적인 내부 구성도

도 3(a)(b)(c)는 본 발명에 따른 DDR SDRAM의 동작 특성을 나타낸 도면

도 4a, b, c는 본 발명에 따른 메모리부의 SDR과 DDR SDRAM에 대한 데이터 억세스 특성을 나타낸 도면

도 5(a)(b)(c)(d)(e)(f)는 본 발명에 따른 짝수와 홀수의 컬럼 어드레스와 억세스 워드 개수의 관계에 따른 마스크 신호를 나타낸 도면

도 6 은 본 발명에 따른 버퍼 제어부의 동작 방식을 나타낸 도면

도 7 은 본 발명에 따른 디지털 TV의 메모리 제어 장치를 나타낸 구성도

상기와 같은 목적을 달성하기 위한 본 발명에 따른 디지털 TV의 메모리 제어 장치의 특징은 포맷 변환을 담당하여 입력과 출력 영상의 임의의 위치를 억세스하는 기능 블록과, 상기 기능 블록이 처리하고자 하는 데이터와 영상 위치 정보를 받아 외부 메모리의 위치 정보로 변환하고 이를 사용하여 데이터를 저장하는 메모리 제어부와, 상기 기능 블록과 메모리 제어부의 인터페이스 역할을 하며, 입력되는 데이터를 외부 메모리 방식과 메모리 제어부로부터 입력되는 제어 신호에 따라 데이터의 배열 방식을 구성하는 버퍼 제어부와, 외부 메모리와 상기 버퍼 제어부의 인터페이스 역할을 하며, 외부 메모리의 방식에 따라 변경되는 영상에서의 데이터 위치 정보 대비 메모리에서의 데이터 위치 정보를 생성하는 메모리 주소 발생부와, 상기 메모리 주소 발생부에서 생성된 데이터 위치 정보에 따라 데이터의 배열 방식을 제어하는 신호를 발생하는 버퍼 제어 신호 발생부를 포함하여 구성되는데 있다.

이때, 상기 외부 메모리는 SDR SDRAM과 DDR DDRAM으로 구성되는 것이 바람직하다.

그리고 상기 메모리 제어부는 상기 버퍼 제어부로 전달하는 데이터에 마스크 신호를 결합하여 데이터를 재정렬하여 구성하는 것이 바람직하다.

또한, 상기 버퍼 제어부는 상기 기능 블록으로부터 입력되는 64비트 데이터를 마스크 신호와 결합되어 상위 64비트와 하위 64비트로 묶어지는 128비트 데이터로 재구성되는 것이 바람직하다.

기능 블록과 메모리 제어부의 인터페이스 역할을 하며, 입력되는 데이터를외부 메모리 방식과 메모리 제어부로부터 입력되는 제어 신호에 따라 데이터의 배열 방식을 구성하는 버퍼 제어부와, 외부 메모리와 버퍼 제어부의 인터페이스 역할을 하며, 외부 메모리의 방식에 따라 변경되는 영상에서의 데이터 위치 정보 대비 메모리에서의 데이터 위치 정보를 생성하는 메모리 주소 발생부와, 메모리 주소 발생부에서 생성된 데이터 위치 정보에 따라 데이터의 배열 방식을 제어하는 신호를 발생하는 버퍼 제어 신호 발생부로 구성되어진다.

본 발명의 특징에 따른 작용은 동작 특성이 서로 다른 외부 메모리를 사용할 때에도 기능 블록의 변경 없이 메모리 제어부의 구조와 방식을 조절하여 기능 블록의 동작을 유지시키는 효율적인 시스템 구성을 할 수 있도록 하고, 변경되는 외부 메모리의 특성에 맞도록 기능 블록과 인터페이스되는 버퍼 제어부와 외부 메모리에 인터페이스되는 메모리 제어부간의 프로토콜 신호를 정의하여 메모리 특성에 맞게 조절할 수 있다.

본 발명의 다른 목적, 특성 및 잇점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.

본 발명에 따른 디지털 TV의 메모리 제어 장치 및 방법의 바람직한 실시예에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다.

도 7 은 본 발명에 따른 디지털 TV의 메모리 제어 장치를 나타낸 구성도이다.

도 7과 같이, 포맷 변환을 담당하여 입력과 출력 영상의 임의의 위치를 억세스하는 기능 블록과, 상기 기능 블록이 처리하고자 하는 데이터와 영상 위치 정보를 받아 외부 메모리의 위치 정보로 변환하고 이를 사용하여 데이터를 저장하는 메모리 제어부와, 상기 기능 블록과 메모리 제어부의 인터페이스 역할을 하며, 입력되는 데이터를 외부 메모리 방식과 메모리 제어부로부터 입력되는 제어 신호에 따라 데이터의 배열 방식을 구성하는 버퍼 제어부와, 외부 메모리와 상기 버퍼 제어부의 인터페이스 역할을 하며, 외부 메모리의 방식에 따라 변경되는 영상에서의 데이터 위치 정보 대비 메모리에서의 데이터 위치 정보를 생성하는 메모리 주소 발생부와, 상기 메모리 주소 발생부에서 생성된 데이터 위치 정보에 따라 데이터의 배열 방식을 제어하는 신호를 발생하는 버퍼 제어 신호 발생부로 구성되어진다.

일반적으로 외부 메모리는 SDR SDRAM과 DDR DDRAM으로 구성되는 것이 바람직하다.

다음과 같이 버퍼 제어부와 메모리 제어부에서 SDR SDRAM과 DDR SDRAM의 동작 특성에 대한 대응을 하게 되면, 기능 블록은 외부 메모리에 따른 변경없이 동작이 가능하고, 좀더 나은 글로벌 대역폭을 기대할 수 있다.

상기 SDRAM은 도 4(c)와 같이 하나의 뱅크당 256개의 컬럼을 가지고 있으며, 하나의 컬럼에는 8개의 바이트가 저장될 수 있다. 즉, 하나의 컬럼에는 64비트가 저장되며, 이 64비트를 하나의 단위인 워드로 구분하여 기능 블록에서 외부 메모리를 억세스하는 데이터의 최소 단위로 사용한다. 그리고 기능 블록에서 사용하고자 하는 데이터가 있는 영상의 위치 정보를 받아 메모리 제어부에서 판단하여 해당되는 SDRAM의 컬럼 주소를 발생하여 데이터를 억세스하게 된다.

상기 기능 블록의 SDRAM 억세스에 따른 클럭수 손실을 최소화하기 위해SDRAM의 특성 변수인 버스트 길이를 8로 정의할 수 있는데, 버스트 길이는 하나의 컬럼 어드레스를 메모리에 보낼 경우 버스트 길이로 정의한 개수의 데이터를 연속적으로 얻을 수 있는 단위이다. 따라서, 도 3을 보면 버스트 길이를 8로 정의할 경우 도 3(a)와 달리 DDR SDRAM의 특성상 도 3(b)와 같이 컬럼 어드레스 7에 대해 라운드 로빈 방식으로 컬럼 어드레스 8에 대한 데이터를 억세스하는 것이 아니라 컬럼 어드레스 0에 대한 데이터를 억세스하게 된다.

따라서, 원하는 컬럼 어드레스 7과 8의 데이터를 얻기 위해 마스크 신호를 사용해야 할뿐만 아니라 의도하지 않았던 클럭수 손실이 발생하게 되는 것이다.

이러한 DDR 특성과 기능 블록의 SDRAM 억세스 비율을 참고로 종합적으로 판단하여 버스트 길이를 8로 정의하되 도 3(c)와 같이 컬럼 어드레스를 짝수 단위로 증가시키는 방식을 사용하게 된다.

따라서, 도 4a와 같이 SDR SDRAM을 억세스할 때에는 SDRAM의 컬럼 주소를 하나 단위로 증가가 가능하며, 도 4b와 같이 DDR SDRAM을 억세스할 때에는 SDRAM의 컬럼 주소를 짝수 단위로 증가하게 된다.

이와 같이 컬럼 어드레스가 짝수 단위로 증가하는 특징에 따라 기능 블록에서 홀수 위치를 가지는 데이터를 억세스해야 할 경우, 해당되는 짝수 위치를 메모리 제어부에 보내주어 발생되는 짝수 어드레스의 데이터를 받아 별도의 마스크 신호를 기능 블록에서도 사용해야 하는 문제가 생길 수도 있고, 또한 기능 블록의 SDRAM의 억세스 데이터 단위가 일반적으로 32워드 개수이지만, 그 이하의 워드 개수도 가능하다.

따라서, 이러한 문제점은 해결하기 위해 기능 블록에서 억세스하고자 하는 위치가 짝수 또는 홀수 위치가 상관없도록 짝수 위치를 억세스하고자 하면, 그대로 짝수 컬럼 어드레스를 억세스하고, 홀수 위치를 억세스하고자 하면, 짝수 컬럼 어드레스를 사용하되, 메모리 제어부에서 데이터를 재정렬하여 기능 블록이 이를 억세스하도록 하는 것이다.

그러므로, 위에서 제시된 컬럼 어드레스가 짝수 단위로 증가하여야 하는 점과 억세스 워드 개수가 31개 또는 그 이하의 워드 개수라는 점을 조합하면, 도면 5와 같이 여러 경우가 있을 수 있다.

도 5(a)는 일반적인 경우로 32개의 워드를 짝수로 시작하는 컬럼 어드레스로 대응하는 경우이며, 도 5(b)는 32개의 워드를 홀수로 시작하는 컬럼 어드레스로 대응하는 경우로 컬럼 어드레스 0과 33은 다른 데이터에 의해 이미 점유되어 있는 곳이므로 32개 워드 앞과 뒤에 마스크를 씌워 억세스해야 한다.

도 5(c)는 억세스 워드 개수가 홀수이면서 짝수로 시작하는 컬럼 어드레스에 대응하는 경우로 컬럼 어드레스 31은 다른 데이터에 의해 이미 점유되어 있는 곳이므로 31개 워드 뒤에 마스크를 씌워 억세스해야 하며, 도 5(d)는 억세스 워드 개수가 홀수이면서 홀수로 시작하는 컬럼 어드레스가 대응하는 경우로 컬럼 어드레스 0은 다른 데이터에 의해 이미 점유되어 있는 곳이므로 31개 워드 앞에 마스크를 씌워 억세스 해야한다.

도 5(e)는 억세스 워드 개수가 짝수이면서 짝수로 시작하는 컬럼 어드레스가 대응하는 경우로 다른 데이터에 의해 이미 점유되어 있는 곳이 사용하고자 하는 컬럼 어드레스와 무관하므로 30개 워드를 그대로 억세스하며, 도 5(f)는 억세스 워드 개수가 짝수이면서 홀수로 시작하는 컬럼 어드레스로 대응하는 경우로 컬럼 어드레스 0과 31은 다른 데이터에 의해 이미 점유되어 있는 곳이므로 30개 워드 앞에 마스크를 씌워 억세스 해야한다.

이런 방식을 통해 버퍼 제어부는 기능 블록에서 입력되는 데이터를 정렬하여 메모리 제어부로 보내야 하고, 메모리 제어부는 SDRAM으로부터 데이터를 버퍼 제어부로 보내되, 마스크 신호를 같이 보내어 버퍼 제어부는 이를 참고하여 데이터를 재정렬하여 기능 블록으로 데이터를 전달하기 때문에 기능 블록에서는 SDRAM의 읽기와 쓰기에 대해서 외부 메모리의 특성에 무관하게 동작이 가능하다.

도 6 은 본 발명에 따른 버퍼 제어부의 동작 방식을 보여주고 있다.

도 6과 같이, 기능 블록이 데이터를 쓰고자 할 때, 우선 버퍼 제어부는 기능 블록으로부터 들어오는 64비트 데이터를 상위 64비트와 하위 64비트로 묶여지는 128비트 데이터로 재구성하고, 실제 쓰기 억세스를 하고자 하는 워드 개수와 억세스하고자 하는 영상 위치 정보를 보내면 메모리 제어부가 2개 신호를 종합적으로 판단하여 DDR SDRAM에 쓰기 억세스를 위해 정렬의 필요성이 있을 때 마스크 신호를 보내주면 버퍼 제어부가 버퍼 내부의 데이터를 정렬하여 메모리 제어부로 보내게 된다.

또한, 기능 블록이 데이터를 읽고자 할 때, 메모리 제어부는 기능 블록으로부터 보내지는 실제 읽기 억세스를 하고자 하는 워드 개수와 영상 위치 정보를 보고 판단하여 DDR SDRAM으로부터 읽는 데이터의 정렬 상태를 마스크 신호로 보내주면 버퍼 제어부에서는 이를 보고 128비트의 데이터를 상위 64비트와 하위 64비트의 데이터로 분리하면서 데이터를 재정렬하여 기능 블록에게 데이터를 보내주게 된다.

이상에서 설명한 바와 같은 본 발명에 따른 디지털 TV의 메모리 제어 장치 와 방법은 다음과 같은 효과가 있다.

첫째, 동작 특성이 서로 다른 외부 메모리에 대해 기능 블록의 변경 없이 동일한 기능을 수행하도록 버퍼 제어부와 메모리 제어부를 구비한 장치로 구현할 수 있다.

둘째, 외부 메모리의 데이터 버스의 폭을 증가하는 방식의 글로벌 대역폭의 증가가 아닌 하드웨어의 증가 없이 글로벌 대역폭의 증가를 얻어 보다 안정적인 기능 블록의 동작을 유도할 수 있다.

셋째, 외부 메모리가 SDR 또는 DDR SDRAM로 선택되는 경우와 같이 각각의 메모리의 억세스 방식이 상이할 경우에도 기능 블록의 변경 없이 버퍼와 메모리를 사용할 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.

따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.

Claims (4)

1. 포맷 변환을 담당하여 입력과 출력 영상의 임의의 위치를 억세스하는 기능 블록과,

   상기 기능 블록이 처리하고자 하는 데이터와 영상 위치 정보를 받아 외부 메모리의 위치 정보로 변환하고 이를 사용하여 데이터를 저장하는 메모리 제어부와,

   상기 기능 블록과 메모리 제어부의 인터페이스 역할을 하며, 입력되는 데이터를 외부 메모리 방식과 메모리 제어부로부터 입력되는 제어 신호에 따라 데이터의 배열 방식을 구성하는 버퍼 제어부와,

   외부 메모리와 상기 버퍼 제어부의 인터페이스 역할을 하며, 외부 메모리의 방식에 따라 변경되는 영상에서의 데이터 위치 정보 대비 메모리에서의 데이터 위치 정보를 생성하는 메모리 주소 발생부와,

   상기 메모리 주소 발생부에서 생성된 데이터 위치 정보에 따라 데이터의 배열 방식을 제어하는 신호를 발생하는 버퍼 제어 신호 발생부를 포함하여 구성되는 것을 특징으로 하는 디지털 TV의 메모리 제어 장치.
2. 제 1 항에 있어서,

   상기 외부 메모리는 SDR SDRAM과 DDR DDRAM으로 구성되는 것을 특징으로 하는 디지털 TV의 메모리 제어 장치.
3. 제 1 항에 있어서,

   상기 메모리 제어부는 상기 버퍼 제어부로 전달하는 데이터에 마스크 신호를 결합하여 데이터를 재정렬하여 구성하는 것을 특징으로 하는 디지털 TV의 메모리 제어 장치.
4. 제 3 항에 있어서,

   상기 버퍼 제어부는 상기 기능 블록으로부터 입력되는 64비트 데이터를 마스크 신호와 결합되어 상위 64비트와 하위 64비트로 묶어지는 128비트 데이터로 재구성되는 것을 특징으로 하는 디지털 TV의 메모리 제어 장치.