KR20040078691A

KR20040078691A - 무선기용 반도체 집적 회로 및 무선 통신기

Info

Publication number: KR20040078691A
Application number: KR10-2004-7012141A
Authority: KR
Inventors: 미야기히로시
Original assignee: 가부시키가이샤 도요다 지도숏키; 니이가타세이미츠 가부시키가이샤
Priority date: 2002-02-07
Filing date: 2003-02-03
Publication date: 2004-09-10
Also published as: EP1473841A1; CN1647399A; TW200303653A; EP1473841A4; JP2003234666A; US20050122243A1; WO2003067774A1; TWI223503B

Abstract

제 1 및 제 2 트래킹 조정 회로 (11 및 12) 의 조정 데이터가 래치 회로 (21 및 22) 에서 설정된다. 래치 회로 (21 및 22) 에 의해 래치된 복수의 조정 데이터가 상이한 시간 간격으로 하나의 D/A 변환기(41) 로 각각 출력된다. 데이터는 D/A 변환기 (41) 에서 직류 제어 전압으로 변환되고, 제어 전압은 제 1 트래킹 조정 회로 (11) 및 제 2 트래킹 조정 회로 (12) 의 전압 유지 회로에 의해 각각 유지되고, 동조 주파수가 조정된다. 최적의 동조 주파수가 얻어진 이후에, 상기 시간에서의 동조 데이터가 IC 내의 비휘발성 메모리에 기록되고, 제어 전압은 비휘발성 메모리에 저장된 동조 데이터에 기초하여 각 동조 회로에 공급된다.

Description

무선기용 반도체 집적 회로 및 무선 통신기{SEMICONDUCTOR INTEGRATED CIRCUIT FOR RADIO APPARATUS AND RADIO COMMUNICATION APPARATUS}

기술적 배경

본 발명은 무선기용 반도체 집적 회로, 및 무선 통신기에 관한 것이다.

배경 기술

AM/FM 수신기에서, 스테이션을 선택하는 동조 주파수의 조정, 스테레오 신호의 파일럿 신호의 제거, 스테레오 합성 신호로부터 R 및 L 신호를 분리하는 스테레오 분리의 조정, VCO의 프리 런 (free run) 주파수의 조정 등과 같은 다양한 유형의 조정이 필요하다.

발명의 개시

수신 회로의 일부가 IC화된 수신기가 존재한다. 그러나, 동조 회로의 조정, 스테레오 분리의 조정, VCO의 프리 런 주파수의 조정 등과 같은 조정은 외부 부착된 부품인 커패시터의 커패시턴스, 또는 코일의 인덕턴스를 수동으로 조정함으로써 이루어진다.

본 발명의 목적은 조정 회로의 전압을 제어하는 D/A 변환기가 무선기용 반도체 집적 회로에 제공될 때 D/A 변환기의 개수를 감소시킴으로써 회로 구성을 단순화하여 소비 전력을 감소시키는 것이다.

본 발명에 따른 무선기용 반도체 집적 회로는 전압 조정이 필요한 복수의 조정 회로의 전압을 조정하기 위한 복수의 디지털 조정 데이터가 시간축상의 상이한 시간 간격으로 입력되어, 조정 데이터를 직류 전압으로 변환하여 그 전압을 출력하는 하나의 D/A 변환기, 및 복수의 조정 회로 각각에 제공되고, D/A 변환기로부터 출력된 직류 전압을 선택적으로 유지하는 전압 유지 회로를 구비한다.

본 발명에 따르면, 복수의 조정 회로의 전압을 조정하기 위한 조정 데이터는 시간축상의 상이한 시간 간격으로 하나의 D/A 변환기에 입력되고, 조정 데이터는 직류 전압으로 변환되고, 대응하는 조정 회로가 직류 전압을 유지할 수 있다. 그 결과, 반도체 집적 회로에 형성되는 D/A 변환기의 수가 감소될 수 있고, 회로의 소비 전력이 감소될 수 있다.

본 발명에 따른 무선기용 또 다른 반도체 집적 회로는 동조 주파수를 조정하기 위한 디지털 조정 데이터, 발진 주파수를 조정하기 위한 디지털 조정 데이터, 및 신호 레벨을 조정하기 위한 디지털 조정 데이터 중에서 적어도 2개의 조정 데이터가 시간축상의 상이한 시간 간격으로 입력되어, 그 조정 데이터를 직류 전압으로 변환하고, 그 전압을 출력하는 하나의 D/A 변환기; 및 D/A 변환기의 출력 전압을 선택적으로 유지하는 복수의 전압 유지 회로를 구비한다.

본 발명에 따르면, 동조 주파수를 조정하기 위한 조정 데이터, 발진 주파수를 조정하기 위한 조정 데이터 등은 시간축상의 상이한 시간 간격으로 하나의 D/A 변환기에 입력되고, 조정 데이터는 직류 전압으로 변환되고, 대응하는 조정 회로는 직류 전압을 유지할 수 있다. 그 결과, 반도체 집적 회로에 형성되는 D/A 변환기의 수가 감소될 수 있고, 회로의 소비 전력이 감소될 수 있다.

본 발명에 따른 무선기용 반도체 집적 회로는 전압 조정이 필요한 복수의 조정 회로의 직류 전압을 조정하기 위한 복수의 디지털 조정 데이터를 유지하는 복수의 데이터 유지 회로; 복수의 데이터 유지 회로에 의해 유지된 조정 데이터를 시간축상의 상이한 간격으로 출력하는 선택 회로; 선택 회로로부터 출력된 조정 데이터를 직류 전압으로 변환하는 하나의 D/A 변환기; 및 조정 회로 각각에 제공되고, D/A 변환기의 출력 전압을 선택적으로 유지하는 전압 유지 회로를 구비한다.

본 발명에 따른 무선기용 반도체 집적 회로는 동조 주파수를 조정하기 위한 디지털 조정 데이터, 발진 주파수를 조정하기 위한 디지털 조정 데이터, 및 신호 레벨을 조정하기 위한 디지털 조정 데이터 중에서 적어도 2개의 조정 데이터를 유지하는 적어도 2개의 데이터 유지 회로; 적어도 2개의 데이터 유지 회로에 의해 유지된 조정 데이터를 시간축상의 상이한 시간 간격으로 출력하는 선택 회로; 선택 회로로부터 출력된 조정 데이터를 직류 전압으로 변환하고, 그 전압을 출력하는 하나의 D/A 변환기; 및 D/A 변환기의 출력 전압을 선택적으로 유지하는 복수의 전압 유지 회로를 구비한다.

전술한 본 발명에 따르면, 시간축상의 상이한 시간 간격으로 선택 회로로부터 출력된 조정 데이터는 하나의 D/A 변환기에 의해 직류 전압으로 변환될 수 있고, 전압은 대응하는 조정 회로의 전압 유지 회로에 의해 유지될 수 있다. 그 결과, 반도체 집적 회로에 형성되는 D/A 변환기의 수가 감소될 수 있고, 회로의 소비 전력이 감소될 수 있다.

전술한 본 발명에서, 조정 데이터가 D/A 변환기에 입력되는 기간 동안, 복수의 전압 유지 회로는 D/A 변환기로부터 각각 출력되는 직류 전압을 선택하고, 그 선택된 전압을 유지한다.

그 결과, 시간축상의 상이한 시간 간격으로 입력된 조정 데이터를 D/A 변환함으로써 얻어진 직류 전압은 대응하는 조정 회로의 전압 유지 회로에 의해 유지된다.

전압 유지 회로는 예를 들어, MOS 트랜지스터에 의해 구성되는 스위치 및 커패시터로 이루어진다.

본 발명에 따른 무선기용 또 다른 반도체 집적 회로는 트래킹을 조정하기 위한 디지털 조정 데이터, 파일럿 신호를 제거하는 신호의 레벨을 조정하기 위한 디지털 조정 데이터, 및 스테레오 분리를 조정하기 위한 디지털 조정 데이터 중에서 적어도 2개의 조정 데이터를 유지하는 적어도 2개의 데이터 유지 회로; 데이터 유지 회로에 의해 유지된 조정 데이터를 시간축상의 상이한 시간 간격으로 출력하는 선택 회로; 선택 회로로부터 출력된 조정 데이터를 직류 전압으로 변환하는 하나의 D/A 변환기; 및 D/A 변환기의 출력 전압을 선택적으로 유지하는 복수의 전압 유지 회로를 구비한다.

이 발명에 따르면, 하나의 D/A 변환기는 트래킹 조정 회로, 발진 주파수 조정 회로, 파일럿 소거기 조정 회로, 및 스테레오 분리 조정 회로 중에서 적어도 2개의 조정 회로에 대해 공통으로 사용될 수 있어서, 반도체 집적 회로에 형성되는 D/A 변환기의 수가 감소될 수 있고 소비 전력이 감소될 수 있다. 또한, 디지털 조정 데이터가 바람직한 동조 주파수, 발진 주파수 또는 신호 레벨에 조정하도록변화될 수 있어서, 조정 작업이 단순화된다.

또한, 본 발명에 따른 무선기용 반도체 집적 회로는 동조 주파수를 조정하기 위한 제 1 및 제 2 트래킹 조정 회로; 제 1 트래킹 조정 회로의 동조 주파수를 조정하는 디지털 조정 데이터를 유지하기 위한 제 1 데이터 유지 회로; 제 2 트래킹 조정 회로의 동조 주파수를 조정하는 디지털 조정 데이터를 유지하기 위한 제 2 데이터 유지 회로; 제 1 데이터 유지 회로에 의해 유지된 조정 데이터 및 제 2 데이터 유지 회로에 의해 유지된 조정 데이터를 시간축상의 상이한 시간 간격으로 출력하기 위한 선택 회로; 선택 회로부터 출력된 조정 데이터를 직류 전압으로 변환하기 위한 하나의 D/A 변환기; 및 제 1 및 제 2 트래킹 조정 회로에 제공되고, D/A 변환기의 출력 전압을 선택적으로 유지하는 전압 유지 회로를 구비한다.

이 발명에 따르면, 복수의 트래킹 조정 회로의 동조 주파수는 하나의 D/A 변환기를 사용함으로써 조정될 수 있다. 그 결과, 반도체 집적 회로에 형성되는 D/A 변환기의 수가 감소될 수 있고, 소비 전력이 감소될 수 있다.

도면의 간단한 설명

도 1은 조정 회로의 전체 회로 구성을 도시하는 도면이다.

도 2는 트래킹 조정 회로를 도시하는 회로도이다.

도 3은 파일럿 소거 조정 회로를 도시하는 회로도이다.

도 4는 VCO 프리 런 주파수 조정 회로를 도시하는 회로도이다.

도 5는 스테레오 분리 조정 회로를 도시하는 회로도이다.

도 6은 회로의 동작을 도시하는 타이밍 차트이다.

발명을 실시하기 위한 최상의 모드

이하, 본 발명에 따른 바람직한 실시형태를 도면을 참조하여 설명한다. 후술하는 바람직한 실시형태는 본 발명이 FM 수신기 IC (반도체 집적 회로) 에 적용되는 예이다.

도 1은 바람직한 실시형태에 따른 수신기 IC용의 트래킹 조정 회로, 파일럿 소거 조정 회로, VCO (전압 제어 발진기) 프리 런 주파수 조정 회로, 스테레오 분리 조정 회로, 조정 데이터 유지 유닛, D/A 변환기 등을 도시한다.

바람직한 실시형태에서의 수신기 IC는 제 1 트래킹 조정 회로 (11) 의 동조 주파수를 조정하는 디지털 조정 데이터를 유지하는 래치 (latch) 회로 (21); 제 2 트래킹 조정 회로 (12) 의 동조 주파수를 조정하는 디지털 조정 데이터를 유지하는 래치 회로 (22); 파일럿 소거기 조정 회로 (13) 의 디지털 조정 데이터를 유지하는 래치 회로 (23); 스테레오 분리 조정 회로 (14) 의 디지털 조정 데이터를 유지하는 래치 회로 (24); VCO 프리 런 주파수 조정 회로 (15) 의 디지털 조정 데이터를 유지하는 래치 회로 (25); 및 래치 회로 (21 내지 25) 중의 하나를 선택하는 신호를 출력하는 어드레스 디코더 (16) 를 구비한다.

수신기 IC는 래치 회로 (21 내지 25) 에 의해 유지된 조정 데이터 각각을 D/A 변환기 (41) 에 출력할지 여부를 결정하는 선택 회로 (31 내지 35); 및 D/A 변환기 (41) 를 더 구비한다. 선택 회로 (31 내지 35) 는 예를 들어, 대응하는 래치 회로 (21 내지 25) 에 의해 유지된 조정 데이터의 비트 수와 동일한 수인 아날로그 스위치 등에 의해 구성된다.

이 바람직한 실시형태에서 수신기 IC는 CMOS 회로에 의해 구성되고, D/A 변환기 (41) 는 기준 전압을 분압하는 복수의 저항과 MOS 트랜지스터에 의해 구성되기 때문에, 소비 전력은 바이폴라 트랜지스터에 의해 구성된 D/A 변환기의 소비 전력 보다 낮아질 수 있다.

D/A 변환기 (41) 의 출력은 제 1 트래킹 조정 회로 (11) 의 아날로그 스위치 (51), 제 2 트래킹 조정 회로 (12) 의 아날로그 스위치 (52), 파일럿 소거기 조정 회로 (13) 의 아날로그 스위치 (53), 스테레오 분리 조정 회로 (14) 의 아날로그 스위치 (54), 및 VCO 프리 런 주파수 조정 회로 (15) 의 아날로그 스위치 (55) 의 입력측에 접속된다. 아날로그 스위치 (51 내지 55) 의 출력측에는, 커패시터 (C1 내지 C5) 가 접속된다. 아날로그 스위치 (51 내지 55) 및 커패시터 (C1 내지 C5) 는 예를 들어, MOS 트랜지스터에 의해 구성된다.

여기서, 도 1에 도시한 회로의 개략적 동작을 도 6에 도시한 타이밍 차트를 참조하여 설명한다. 이하의 조정은, 조정용 컴퓨터를 수신기 IC의 입력 단자에 접속하고, 파일럿 소거기 신호의 레벨 등을 조정하는 어드레스 데이터 및 조정 데이터를 시리얼 입력 단자로부터 입력함으로써 이루어진다. 조정의 완료시에, 수신기 IC 내의 CPU는 조정의 결과로 얻어진 최적의 디지털 조정 데이터를 내부의 비휘발성 메모리 등에 기록한다.

먼저, 스테이션을 선택하는 동조 회로의 제 1 트래킹 조정 회로 (11) 의 동조 주파수가 조정되는 경우를 설명한다. 이 경우에서, 조정용 컴퓨터는 제 1 트래킹 조정 회로 (11) 의 조정 데이터를 유지하는 래치 회로 (21) 를 지정하는 어드레스 데이터를 출력하고, 수신하는 스테이션의 주파수에 대응하는 디지털 조정 데이터를 더 출력한다. 어드레스 디코더 (16) 는 어드레스 데이터를 디코딩하여, 대응하는 래치 회로 (21) 에 데이터의 포착을 지시하는 신호 (a1) 를 출력한다. 그 결과, 래치 회로 (21) 는 IC 내의 데이터 버스 (61) 로 출력되도록 동조 주파수를 설정하는 디지털 조정 데이터를 래치한다.

소정의 양의 시간이 경과한 이후의 다음의 시간 간격에서, 제 2 트래킹 조정 회로 (12) 에 대응하는 래치 회로 (22) 를 지정하는 어드레스 데이터가 조정용 컴퓨터로부터 출력되고, 제 2 트래킹 조정 회로 (12) 의 동조 주파수를 지정하는 디지털 조정 데이터가 더 출력된다. 어드레스 디코더 (16) 는 어드레스 데이터를 디코딩하여, 래치 회로 (22) 에 데이터의 포착을 지시하는 신호 (a2) 를 출력한다. 그 결과, 제 2 트래킹 조정 회로 (12) 의 동조 주파수를 설정하는 디지털 조정 데이터가 래치 회로 (22) 에 의해 래치된다.

다음의 시간 간격에서, 래치 회로 (23) 를 지정하는 어드레스 데이터가 출력되고, 파일럿 소거기 조정 회로 (13) 의 파일럿 신호의 신호 레벨을 조정하는 디지털 조정 데이터가 더 출력된다. 어드레스 디코더 (16) 는 어드레스 데이터를 디코딩하여, 래치 회로 (23) 에 데이터의 포착을 지시하는 신호 (a3) 를 출력한다. 그 결과, 파일럿 소거기 조정 회로 (13) 의 파일럿 신호의 신호 레벨을 설정하는 디지털 조정 데이터가 래치 회로 (23) 에 의해 래치된다.

다음의 시간 간격에서, 래치 회로 (24) 를 지정하는 어드레스 데이터가 출력되고, 스테레오 분리의 분리 레벨을 조정하는 디지털 조정 데이터가 더 출력된다.어드레스 디코더 (16) 는 어드레스 데이터를 디코딩하여, 래치 회로 (24) 에 데이터의 포착을 지시하는 신호 (a4) 를 출력한다. 그 결과, 스테레오 분리의 조정 데이터는 래치 회로 (24) 에 의해 래치된다.

다음의 시간 간격에서, 래치 회로 (25) 를 지정하는 어드레스 데이터가 출력되고, VCO의 프리 런 주파수를 결정하는 디지털 조정 데이터가 더 출력된다. 어드레스 디코더 (16) 는 어드레스 데이터를 디코딩하여, 래치 회로 (25) 에 데이터의 포착을 지시하는 신호 (a5) 를 출력한다. 그 결과, VCO의 프리 런 주파수를 결정하는 조정 데이터가 래치 회로 (25) 에 의해 유지된다.

조정 데이터가 각각의 래치 회로 (21 내지 25) 에 의해 래치될 때, 아날로그 스위치를 턴 온하는 신호 (b1) 가 시간 주기 (T1) 동안 선택 회로 (31) 에 먼저 공급되고 (도 6 참조), 래치 회로 (21) 에 의해 유지되는 조정 데이터가 D/A 변환기 (41) 로 출력된다. D/A 변환기 (41) 는 디지털 조정 데이터를 직류 전압으로 변환하여, 그 전압을 출력한다.

전술한 직류 전압이 D/A 변환기 (41) 로부터 출력되는 시간 주기 (T1) 의 중앙에서, 제 1 트래킹 조정 회로 (11) 의 아날로그 스위치 (51) 를 턴 온하는 신호 (S1) 가 공급되고, D/A 변환기 (41) 의 출력 전압, 즉, 동조 주파수를 조정하는 직류 제어 전압이 커패시터 (C1) 에 충전된다. 그 후, 아날로그 스위치 (51) 는 턴 오프되고, 커패시터 (C1) 의 제어 전압은 변화되지 않고 유지된다. 커패시터 (C1) 의 커패시턴스는 선행하는 제어 전압이 D/A 변환기 (41) 로부터 출력된 이후에 제어 전압이 D/A 변환기 (41) 로부터 출력될 때 까지의 시간 주기 TA (도 6에도시한 시간 주기 TA) 에서, 선행하는 제어 전압이 유지될 수 있는 값으로 설정된다. 또한, 다른 조정 회로의 커패시터 (C2 내지 C5) 는 다음의 제어 전압이 출력될 때 까지의 시간 주기 (예를 들어, 시간 주기 TA) 에서 D/A 변환기 (41) 로부터 출력된 직류 전압을 유지할 수 있는 커패시턴스로 설정된다.

커패시터 (C1) 의 제어 전압은 도 2에 도시한 제 1 트래킹 조정 회로 (11) 의 연산 증폭기 (103) 를 통해 버랙터 다이오드 (102) 에 인가된다. 버랙터 다이오드 (102) 의 용량은 커패시터 (C1) 의 제어 전압을 변화시킴으로써 변화될 수 있다.

따라서, 래치 회로 (21) 에 의해 래치된 조정 데이터가 변화되고, D/A 변환기 (41) 의 출력 전압, 즉, 커패시터 (C1) 의 제어 전압이 변화됨으로써, 동조 주파수가 조정될 수 있다.

다음으로, 아날로그 스위치를 턴 온하는 신호 (b2) 가 시간 주기 T2 동안 선택 회로 (32) 에 공급되고, 래치 회로 (22) 에 의해 유지되는 조정 데이터가 D/A 변환기 (41) 로 출력된다. D/A 변환기 (41) 는 디지털 조정 데이터를 직류 전압으로 변환하여, 그 전압을 출력한다. 전술한 직류 전압이 D/A 변환기 (41) 로부터 출력되는 시간 주기의 중앙에서, 제 1 트래킹 조정 회로 (12) 의 아날로그 스위치를 턴 온하는 신호 (S2) 가 공급되고, D/A 변환기 (41) 의 출력 전압, 즉, 고-주파수 동조 회로의 동조 주파수를 조정하는 제어 전압이 커패시터 (C2) 에 충전된다. 그 후, 아날로그 스위치 (52) 는 턴 오프되고, 커패시터 (C2) 의 제어 전압은 변화되지 않고 유지된다. 커패시터 (C2) 의 제어 전압은 도 2에 도시한제 2 트래킹 조정 회로 (12) 의 연산 증폭기 (104) 를 통해 버랙터 다이오드 (108) 에 인가된다. 버랙터 다이오드 (108) 의 용량은 커패시터 (C2) 의 제어 전압을 변화시킴으로써 변화될 수 있어서, 동조 주파수가 조정될 수 있다.

따라서, 래치 회로 (22) 에 의해 래치된 조정 데이터가 변화되고, D/A 변환기 (41) 의 출력 전압이 변화됨으로써, 동조 회로 (22) 의 동조 주파수가 조정될 수 있다.

다음으로, 아날로그 스위치를 턴 온하는 신호 (b5) 가 시간 주기 (T3) 동안 선택 회로 (35) 에 공급되고, 래치 회로 (25) 에 의해 유지되는 조정 데이터가 D/A 변환기 (41) 로 출력된다. D/A 변환기 (41) 는 디지털 조정 데이터를 직류 전압으로 변환시키고, 그 전압을 출력한다.

전술한 직류 전압이 D/A 변환기 (41) 로부터 출력되는 시간 주기 T3의 중앙에서, VCO 프리 런 주파수 조정 회로 (15) 의 아날로그 스위치 (55) 를 턴 온하는 신호 (S5) 가 공급되고, D/A 변환기 (41) 의 출력 전압, 즉, (VCO와 같은) 발진기의 프리 런 주파수를 조정하는 제어 전압이 커패시터 (C5) 에 충전된다. 그 후, 아날로그 스위치 (55) 는 턴 오프되고, 커패시터 (C5) 의 전압은 변화되지 않고 유지된다. 커패시터 (C5) 의 전압은 도 4에 도시한 VCO 프리 런 주파수 조정 회로 (15) 의 연산 증폭기 (309) 로 출력되고, 커패시터 (C5) 의 전압이 변화됨으로써, VCO의 프리 런 주파수가 조정될 수 있다.

따라서, 래치 회로 (25) 에 의해 래치된 조정 데이터가 변화될 수 있고, D/A 변환기 (41) 의 출력 전압이 변화됨으로써, 발진기의 발진 주파수가 조정될 수 있다.

다음으로, 아날로그 스위치를 턴 온하는 신호 (b3) 가 시간 주기 T4 동안 선택 회로 (33) 에 공급되고, 래치 회로 (23) 에 의해 유지되는 조정 데이터가 D/A 변환기 (41) 로 출력된다. D/A 변환기 (41) 는 디지털 조정 데이터를 직류 전압으로 변환시키고, 그 전압을 출력한다. 전술한 직류 전압이 D/A 변환기 (41) 로부터 출력되는 시간 주기 T4의 중앙에서, 파일럿 소거기 조정 회로 (13) 의 아날로그 스위치 (53) 를 턴 온하는 신호 (S3) 가 공급되고, D/A 변환기 (41) 의 출력 전압, 즉, 파일럿 신호를 제거하는 19-KHz 신호 레벨을 조정하는 제어 전압이 커패시터 (C3) 에 충전된다. 그 후, 아날로그 스위치 (53) 는 턴 오프되고, 커패시터 (C3) 의 제어 전압은 변화되지 않고 유지된다. 커패시터 (C3) 의 제어 전압은 도 3에 도시한 파일럿 소거기 조정 회로 (13) 의 승산 회로 (209) 로 출력된다. 커패시터 (C2) 의 제어 전압이 변화됨으로써, 파일럿 신호를 제거하는 신호 레벨이 조정될 수 있다.

따라서, 래치 회로 (23) 에 의해 래치된 조정 데이터가 변화되고, D/A 변환기 (41) 의 출력 전압이 변화됨으로써, 파일럿 신호를 제거하는 신호 레벨이 조정될 수 있다.

다음으로, 아날로그 스위치를 턴 온하는 신호 (b4) 가 시간 주기 T5 동안 선택 회로 (34) 에 공급되고, 래치 회로 (24) 에 의해 유지되는 조정 데이터가 D/A 변환기 (41) 로 출력된다. D/A 변환기 (41) 는 디지털 조정 데이터를 직류 전압으로 변환시키고, 그 전압을 출력한다. 전술한 직류 전압이 D/A 변환기 (41)로부터 출력되는 시간 주기 T5의 중앙에서, 스테레오 분리 조정 회로 (14) 의 아날로그 스위치 (54) 를 턴 온하는 신호 (S4) 가 공급되고, D/A 변환기 (41) 의 출력 전압, 즉, 스테레오 분리를 조정하는 신호 레벨을 조정하는 제어 전압이 커패시터 (C4) 에 충전된다. 그 후, 아날로그 스위치 (54) 는 턴 오프되고, 커패시터 (C4) 의 제어 전압은 변화되지 않고 유지된다. 커패시터 (C4) 의 제어 전압은 도 5에 도시한 스테레오 분리 조정 회로 (15) 의 승산 회로 (401) 로 출력된다. 커패시터 (C4) 의 제어 전압이 변화됨으로써, 스테레오 분리의 레벨이 조정될 수 있다.

따라서, 래치 회로 (24) 에 의해 래치된 조정 데이터가 변화되고, D/A 변환기 (41) 의 출력 전압이 변화됨으로써, 스테레오 분리의 레벨이 조정될 수 있다.

각각의 조정 회로의 조정을 완료할 때, 최종 조정 데이터가 비휘발성 메모리에 기록된다. 그 후, 비휘발성 메모리에 기록된 조정 데이터는 통상의 동작 동안 (수신할 때) 수정의 사이클로 순차적으로 (또는 상이한 사이클로) 판독되고, 조정 회로에 각각 대응하는 래치 회로 (21 내지 25) 에 의해 래치된다. 그 후, 래치 회로 (21 내지 25) 에 의해 래치된 조정 데이터는 시간축상의 상이한 시간 간격 (예를 들어, 도 6에 도시한 시간 간격 T1 내지 T5) 에서 선택 회로 (31) 로부터 D/A 변환기 (41) 로 출력되고, 조정 데이터에 대응하는 직류 전압으로 변환된다. 그 후, D/A 변환기 (41) 의 출력 전압은 아날로그 스위치 (51 내지 55) 및 커패시터 (C1 내지 C5) 로 이루어진 전압 유지 회로에 의해 각각 유지되고 제어 전압으로서 각각의 조정 회로 (11 내지 15) 에 공급된다.

이러한 방법으로, 바람직한 제어 전압이 하나의 D/A 변환기 (41) 를 사용함으로써 5개의 조정 회로 (11 내지 15) 에 공급될 수 있어서, 반도체 집적 회로에 형성된 D/A 변환기의 수가 감소될 수 있다.

다음으로, 제 1 및 제 2 트래킹 조정 회로 (11 및 12) 의 하나의 예를 도 2를 참조하여 설명한다. 도 2는 증폭 회로, 믹싱 회로 등을 포함하는 회로를 도시한다.

안테나 (101) 로부터 입력된 RF 신호는 커패시터 (C11) 에 입력된다. 코일 (L1), 커패시터 (C12), 및 버랙터 다이오드 (102) 로 이루어딘 동조 회로 (21) 가 커패시터 (C12) 의 출력에 접속된다. 동조 회로 (21) 에 의해 동조된 신호는 커패시터 (C12) 를 통과하여, 고주파수 증폭 회로 (106) 에 의해 증폭되고, 고주파수 트랜스포머 (107) 및 버랙터 다이오드 (108) 로 이루어진 동조 회로 (22) 에 입력된다.

고주파수 증폭단에서 동조 회로 (22) 로부터 출력된 신호는 커패시터 (C13) 를 통과하고, 믹싱 회로 (109) 에서 중간 주파수 (IF) 로 변환된다.

동조 회로 (21) 의 버랙터 다이오드 (102) 에는, 연산 증폭기 (103) 의 출력 전압이 인가된다. 커패시터 (C1) 는 연산 증폭기 (103) 의 비-반전 입력 단자에 접속되고, 후술할 국부 발진 회로 (23) 의 저역 필터 (LPF : 105) 의 출력 전압은 저항 (R101) 을 통해 반전 입력 단자에 입력된다. 또한, 연산 증폭기 (103) 의 출력은 저항 (R102) 을 통해 반전 입력 단자에 피드백 된다.

전술한 동조 회로 (21), 연산 증폭기 (103), 커패시터 (C1), 스위치 (51),및 국부 발진 회로 (23) 는 제 1 트래킹 조정 회로 (11) 를 구성한다.

제 1 트래킹 조정 회로 (11) 에서, D/A 변환기 (41) 의 출력 전압은 아날로그 스위치 (51) 가 턴 온될 때 커패시터 (C1) 에 충전되고, 충전된 전압, 즉, 트래킹을 조정하는 조정 데이터에 대응하는 제어 전압이 변화되지 않고 유지되고, 아날로그 스위치 (51) 가 턴 오프될 때 연산 증폭기 (103) 의 비-반전 단자에 인가된다.

고주파수 증폭단에서 동조 회로의 버랙터 다이오드 (108) 에는, 연산 증폭기 (104) 의 출력 전압이 인가된다. 커패시터 (C2) 는 연산 증폭기 (104) 의 비-반전 입력 단자에 접속되고, 국부 발진 회로 (23) 의 저역 필터 (105) 의 출력 전압은 저항 (R103) 을 통해 반전 입력 단자에 입력된다. 또한, 연산 증폭기의 출력은 저항 (R104) 을 통해 반전 입력 단자에 피드백 된다.

전술한 동조 회로 (22), 연산 증폭기 (104), 커패시터 (C2), 아날로그 스위치 (52), 및 국부 발진 회로 (23) 는 제 2 트래킹 조정 회로 (12) 를 구성한다.

제 2 트래킹 조정 회로 (12) 에서, D/A 변환기 (41) 의 출력 전압은 아날로그 스위치 (52) 가 턴 온될 대 커패시터 (C2) 에 충전되고, 충전된 전압, 즉, 트래킹을 조정하는 조정 데이터에 대응하는 제어 전압은 변화되지 않고 유지되고, 아날로그 스위치 (52) 가 턴 오프될 때 연산 증폭기 (104) 의 비-반전 입력 단자에 인가된다.

국부 발진 회로 (23) 는 VCO (110), 프로그램 가능한 카운터 (111), 위상 비교기 (112), 및 저역 필터 (105) 로 이루어진다.

수신을 소망하는 스테이션의 주파수에 대응하는 카운트 값이 프로그램 가능한 카운터 (111) 에서 설정되고, 설정된 카운트 값에 따라 VCO (110) 의 발진 주파수를 분할하는 주파수에 의해 얻어진 신호가 위상 비교기 (112) 로 출력된다.

위상 비교기 (112) 는 프로그램 가능한 카운터 (111) 의 출력 신호와 기준 주파수 사이를 비교하여, 출력 신호와 기준 주파수 사이의 위상차, 및 위상 리드 (lead) 또는 래그 (lag) 의 방향을 나타내는 펄스 형태의 직류 전압을 저역 필터 (105) 에 출력한다. 그 후, 상기 전압은 플러스 또는 마이너스 방향에서 발진 주파수를 제어하는 직류 제어 전압으로서 저역 필터 (105) 로부터 VCO (110) 로 출력된다. 전술한 동작이 반복되어서, VCO (110) 의 발진 주파수가 타겟 주파수에 수렴된다.

동조 회로 (21) 의 동조 주파수가 조정되는 경우에, 도 1에 도시한 래치 회로 (21) 에서 설정될 조정 데이터는 수신을 소망하는 스테이션의 주파수가 중간 주파수 IF로 변환되는 데이터가 프로그램 가능한 카운터 (11) 에서 설정되는 상태에서 순차적으로 변화되고, D/A 변환기 (41) 의 출력 전압은 변화된다. 즉, 버랙터 다이오드 (102) 에 인가된 제어 전압이 동조 주파수를 조정하기 위해 변화된다. 최적의 동조 주파수가 요청되는 제어 전압이 얻어진 이후에, 그 때의 조정 데이터는 수신을 소망하는 스테이션의 동조 주파수의 조정 데이터로서 수신기 IC 내의 저장 유닛 (비휘발성 메모리 등) 에 기록된다. 그 후, 동조 주파수의 조정은 수신을 소망하는 다른 주파수에 대해 유사하게 이루어진다.

또한, 고주파수 증폭단에서의 동조 회로 (22) 에서, 도 1에 도시한 래치 회로 (21) 에서 설정될 조정 데이터는 소망하는 데이터가 프로그램 가능한 카운터 (111) 에서 설정되는 상태에서 순차적으로 변화된다. 최적의 동조 주파수를 구현하는 제어 전압이 식별된 이후에, 상기 시간에서의 조정 데이터는 수신을 소망하는 스테이션의 동조 주파수의 조정 데이터로서 수신기 IC 내의 비휘발성 메모리에 기록된다.

도 3은 파일럿 소거기 조정 회로 (13) 의 일 예를 도시한다.

위상 비교 회로 (201) 및 위상 동기 회로 (202) 의 하나의 입력 단자에, FM 검출함으로써 얻어진 스테레오 합성 신호가 입력된다. 다른 입력 단자에, 1/8 주파수 분할 회로 (205), 1/2 주파수 분할 회로 (206), 및 1/2 주파수 분할 회로 (207) 를 사용하여 VCO (203) 의 발진 주파수를 주파수 분할함으로써 얻어진 19-KHz 신호가 입력된다.

위상 비교 회로 (201) 는 VCO (203) 에 의해 생성된 신호를 주파수 분할함으로써 얻어진 19-KHz 신호의 위상과 합성 신호의 19-KHz 파일럿 신호의 위상 사이를 비교하여, 이들 신호 사이의 위상차에 따른 전압을 저역 필터 (LPF : 204) 로 출력한다. 그 후, 전압은 VCO (203) 의 발진 주파수를 제어하는 제어 전압으로서 저역 필터 (204) 로부터 출력된다.

전술한 회로에서, 발진 주파수는 IC 내에서 생성된 19-KHz 신호의 위상과 파일럿 신호의 위상이 매칭하는 방향에서 PLL-제어된다. 따라서, VCO (203) 에 의해 생성된 신호를 주파수 분할함으로써 얻어진 38-KHz 신호는 합성 신호의 파일럿 신호와 동기될 수 있다.

위상 동기 회로 (202) 는 VCO (203) 에 의해 생성된 신호를 주파수 분할함으로써 얻어진 19-KHz 신호를 스테레오 합성 신호의 파일럿 신호와 동기시키고 동기된 신호를 아날로그 인버터 (208) 로 출력한다. 그 후, 신호는 아날로그 인버터 (208) 에 의해 반전되고, 파일럿 신호 및 반전된 위상과 동일한 주파수를 갖는 신호가 승산 회로 (209) 로 출력된다.

승산 회로 (209) 의 다른 입력 단자에는, 커패시터 (C3) 의 전압, 즉, 파일럿 소거기 조정 회로 (13) 의 신호 레벨을 조정하는 제어 전압이 입력된다. 그 후, 2개의 입력 신호가 승산되고, 승산 결과의 신호가 저항 (R201 및 R202) 에 의해 전압 분할되고, 연산 증폭기 (210) 의 반전 입력 단자에 입력된다. 연산 증폭기 (210) 의 비-반전 입력 단자에는, 합성 신호가 입력된다.

합성 신호로부터 파일럿 신호를 제거하기 위해, 파일럿 신호와 역 위상이 매칭하는 신호 레벨을 갖는 신호가 인가되어야 한다.

도 3에 도시한 파일럿 소거기 조정 회로 (13) 는 조정 데이터를 변화시키고, D/A 변환기 (41) 의 출력 전압을 변화시킴으로써, 파일럿 신호의 신호 레벨과 승산 회로 (209) 로부터 출력된 19-KHz 신호의 신호 레벨을 매칭하도록 조정한다.

이것을 실시하기 위해, 바람직한 실시형태에서, 도 1에 도시한 래치 회로 (23) 에 의해 래치된 디지털 조정 데이터가 순차적으로 변화되고, 그 시간에서의 연산 증폭기 (210) 의 출력 파형이 모니터되고, 파일럿 신호가 합성 신호로부터 제거될 수 있을 때 조정 데이터는 수신기 IC 내의 비휘발성 메모리 등에 기록된다. 이러한 방법으로, 파일럿 소거기 조정 회로 (13) 의 조정은 자동적으로 이루어진다.

조정이 완료된 이후에, IC 내의 비휘발성 메모리에 저장된 조정 데이터가 판독되고, 래치 회로 (23) 에서 설정되고, 소정의 사이클에서 판독됨으로써, 파일럿 신호가 제거될 수 있다.

도 4는 VCO 프리 런 주파수 조정 회로 (14) 의 일 예를 도시한다. 이 VCO 프리 런 주파수 조정 회로는 (14) 는 예를 들어, 도 3에 도시한 파일럿 소거기 조정 회로 (13) 의 VCO (203) 로서 사용된다. 도 3에 도시한 회로의 저역 필터 (204) 의 출력 전압은 연산 증폭기 (301) 의 비-반전 입력 단자의 입력 전압 (V_C) 으로서 입력된다.

도 4에 도시한 VCO 프리 런 주파수 조정 회로 (15) 에서, P-형 FET (302 및 303), N-형 FET (304 및 305), 커패시터 (C301 및 C302), 및 슈미트 회로 (310) 는 발진 회로를 구성한다. 이 발진 회로의 발진 주파수는 P-형 FET (306) 에 흐르는 전류를 제어함으로써 변화될 수 있다. P-형 FET (306) 에 흐르는 전류는 N-형 FET (307) 에 흐르는 전류 (I1) 과 N-형 FET (308) 에 흐르는 전류 (I2) 의 합이다.

N-형 FET (307) 에 흐르는 전류 (I1) 는 연산 증폭기 (309) 의 비-반전 입력 단자의 입력 전압 (D/A 변환기 (41) 의 출력 전압) 및 저항 (R301) 의 값에 의해 결정된다. 또한, N-형 FET (308) 에 흐르는 전류는 연산 증폭기 (301) 의 비-반전 입력 단자의 입력 전압 (V_C) (저역 필터 (204) 의 출력 전압) 과 저항 (R202)의 값에 의해 결정된다.

즉, 조정 데이터는 순차적으로 변화되고, 발진기의 프리 런 주파수는 N-형 FET (307) 의 전류를 제어함으로써 변화되고, 이 시간에서 발진 주파수가 측정된다. 그 후, 발진 주파수가 타겟 주파수가 될 때 조정 데이터가 수신기 IC 내의 비휘발성 메모리에 기록된다. 이러한 방법으로, 발진기의 프리 런 주파수의 조정이 자동적으로 이루어진다.

도 5는 스테레오 분리 조정 회로의 일 예를 도시한다. 승산 회로 (401) 에는, 도 3에 도시한 파일럿 소거기 조정 회로 (13) 에 의해 생성된 38-KHz 신호, 및 D/A 변환기 (41) 의 출력 전압이 입력된다. 이들 신호는 승산되고 디코더 (402) 로 출력된다. 디코더 (402) 는 승산 회로 (401) 로부터 출력되는 신호 레벨에 따라 스테레오 합성 신호를 L 및 R 신호로 분리한다.

D/A 변환기 (401) 의 출력 전압은 전술한 바와 같이 래치 회로에서 설정된 조정 데이터를 사용하여 변화될 수 있다. 따라서, 최적의 분리가 얻어지는 조정 데이터의 값은 조정 데이터를 순차적으로 변화시키고, 상기 시간에 디코더 (402) 로부터 출력된 L 및 R 신호를 측정함으로써 결정될 수 있다. 최적의 조정 데이터가 얻어진 이후에, 상기 시간에서 조정 데이터는 수신기 IC 내의 비휘발성 메모리 등에 기록된다.

전술한 바람직한 실시형태에 따르면, 제 1 및 제 2 트래킹 조정 회로 (11 및 12), 파일럿 소거기 조정 회로 (13), 스테레오 분리 조정 회로 (14), 및 VCO 프리 런 주파수 조정 회로 (15) 의 모든 조정이 하나의 D/A 변환기 (41) 를 사용함으로써 이루어질 수 있다. 또한, 조정이 완료된 이후에, 바람직한 제어 전압이 하나의 D/A 변환기 (41) 로부터 각각의 조정 회로로 공급될 수 있다.

따라서, IC화 될 때 소비 전력이 큰 사용된 D/A 변환기 (41) 의 수가 감소될 수 있고, 반도체 집적 회로의 소비 전력이 감소될 수 있다. 따라서, 동조 주파수, 신호 레벨, 발진 주파수 등의 조정이 D/A 변환기 (41) 를 사용함으로써 이루어질 수 있어서, 종래와 같이 IC에 외부 부착된 코일, 커패시터 등을 수동으로 조정하는 필요를 제거한다. 또한, 수신 주파수 채널이 상이한 복수의 수신기가 조정 데이터를 변경함으로써 하나의 수신기 IC에 의해 지원될 수 있다.

본 발명은 전술한 바람직한 실시형태에 제한되지 않는다. 본 발명은 아래와 같이 구성될 수도 있다.

(a) 바람직한 실시형태에서, 제 1 트래킹 조정 회로 (11), 제 2 트래킹 조정 회로 (12), 파일럿 소거기 조정 회로 (13), 스테레오 분리 조정 회로 (14), 및 VCO 프리 런 주파수 조정 회로 (15) 의 조정은 하나의 D/A 변환기 (41) 를 사용하여 이루어진다. 그러나, 사용된 D/A 변환기의 수는 하나에 제한되지 않는다. 복수의 D/A 변환기가 사용될 수도 있다.

따라서, 하나의 D/A 변환기가 각 조정 회로용으로 사용될 수도 있다. 이러한 경우에, 동조 주파수의 조정, 발진 주파수의 조정 작업 등이 외부 부착 커패시터의 커패시턴스를 조정하지 않고 단순화될 수 있다는 효과가 사용된 D/A 변환기의 수를 감소시키지 않고도 얻어진다.

(b) 조정 회로는 바람직한 실시형태에서 참조한 회로에 제한되지 않는다.본 발명은 사용되는 수신기 및 송신기에서 조정이 필요한 회로에 적용될 수 있다.

(c) D/A 변환기의 출력 전압을 유지하는 회로는 커패시터 및 아날로그 스위치에 의해 구성된 회로에 제한되지 않는다. 전압을 유지할 수 있다면 어떤 회로도 사용 가능하다. 예를 들어, 연산 증폭기 등을 사용하는 회로가 사용 가능할 수도 있다.

(d) 각각의 조정 회로는 바람직한 실시형태에서 참조한 회로에 제한되지 않는다. 다른 공지된 조정 회로가 사용 가능할 수도 있다.

(e) 래치 회로 (21 내지 25) 에 대응하는 수 만큼 선택 회로 (31 내지 35) 를 제공할 필요가 없다. 예를 들어, 하나의 선택기가 래치 회로 (21 내지 25) 의 데이터의 하나의 피스를 선택 및 출력할 수도 있다.

(f) 본 발명은 IC화 되지 않은 무선기, 전술한 회로의 일부분이 IC화 된 무선기, 및 무선기용 반도체 집적 회로에 적용될 수 있다.

(g) 바람직한 실시형태에서, 조정 데이터를 각각 래치하는 5개의 래치 회로 (21 내지 25) 가 5개의 조정 회로 (11 내지 15) 에 대해 제공된다. 그러나, 래치 회로의 수는 예를 들어, 하나로 감소될 수도 있고, 복수의 조정 회로의 조정 데이터는 시간축상의 상이한 시간 간격으로 래치 회로에 기록될 수도 있다 (예를 들어, 각각의 조정 회로의 조정 데이터는 바람직한 실시형태에서와 같이 순차적으로 기록된다). 이러한 경우에, 래치 회로에 의해 유지된 조정 데이터는 D/A 변환기로 직접 출력될 수 있고, 이것은 래치 회로의 출력을 스위칭하는 아날로그 스위치 (선택 회로) 를 제공할 필요성을 제거한다.

(h) 본 발명은 AM/FM 수신기에 제한되지 않고, 무선 통신용의 수신기 및 송신기, 셀룰러 전화, 무선 LAN 등과 같은 다양한 형태의 무선 회로의 조정 회로에 적용될 수 있다.

본 발명에 따르면, D/A 변환기는 복수의 조정 회로를 공통으로 사용할 수 있어서, D/A 변환기의 수가 감소될 수 있고, 회로의 소비 전력이 감소될 수 있다.

Claims

전압 조정이 필요한 복수의 조정 회로의 직류 전압을 조정하기 위한 복수의 디지털 조정 데이터가 시간축상의 상이한 시간 간격으로 입력되고, 상기 조정 데이터를 직류 전압으로 변환하여, 상기 전압을 출력하는 하나의 D/A 변환기; 및

상기 복수의 조정 회로 각각에 제공되고, 상기 D/A 변환기로부터 출력된 상기 직류 전압을 선택적으로 유지하는 전압 유지 회로를 구비하는, 무선기용 반도체 집적 회로.
동조 주파수를 조정하기 위한 디지털 조정 데이터, 발진 주파수를 조정하기 위한 디지털 조정 데이터, 및 신호 레벨을 조정하기 위한 디지털 조정 데이터 중에서 적어도 2개의 조정 데이터가 시간축상의 상이한 시간 간격으로 입력되고, 상기 조정 데이터를 직류 전압으로 변환하여, 상기 전압을 출력하는 하나의 D/A 변환기; 및

상기 D/A 변환기의 상기 출력 전압을 선택적으로 유지하는 복수의 전압 유지 회로를 구비하는, 무선기용 반도체 집적 회로.
전압 조정이 필요한 복수의 조정 회로의 전압을 조정하기 위한 복수의 디지털 조정 데이터를 시간축상의 상이한 시간 간격으로 유지하는 데이터 유지 회로;

상기 데이터 유지 회로로부터 출력된 상기 조정 데이터를 직류 전압으로 변환하는 하나의 D/A 변환기; 및

상기 복수의 조정 회로 각각에 제공되고, 상기 D/A 변환기의 출력 전압을 선택적으로 유지하는 전압 유지 회로를 구비하는, 무선기용 반도체 집적 회로.
전압 조정이 필요한 복수의 조정 데이터의 전압을 조정하기 위한 복수의 디지털 조정 데이터를 유지하는 복수의 데이터 유지 회로;

상기 복수의 데이터 유지 회로에 의해 유지된 상기 조정 데이터를 시간축상의 상이한 시간 간격으로 출력하는 선택 회로;

상기 선택 회로로부터 출력된 상기 조정 데이터를 직류 전압으로 변환하는 하나의 D/A 변환기; 및

상기 조정 회로 각각에 제공되고, 상기 D/A 변환기의 출력 전압을 선택적으로 유지하는 전압 유지 회로를 구비하는, 무선기용 반도체 집적 회로.
동조 주파수를 조정하기 위한 디지털 조정 데이터, 발진 주파수를 조정하기 위한 디지털 조정 데이터, 및 신호 레벨을 조정하기 위한 디지털 조정 데이터 중에서 적어도 2개의 조정 데이터를 유지하는 적어도 2개의 데이터 유지 회로;

상기 적어도 2개의 데이터 유지 회로에 의해 유지된 상기 조정 데이터를 시간축상의 상이한 시간 간격으로 출력하는 선택 회로;

상기 선택 회로로부터 출력된 상기 조정 데이터를 직류 전압으로 변환하는 하나의 D/A 변환기; 및

상기 D/A 변환기의 출력 전압을 선택적으로 유지하는 복수의 전압 유지 회로를 구비하는, 무선기용 반도체 집적 회로.
제 1 항 내지 제 5 항 중 어느 한 항에 있어서,

상기 복수의 전압 유지 회로는 상기 각각의 조정 데이터가 입력되는 시간 간격에 대응하여 상기 D/A 변환기로부터 출력된 상기 직류 전압을 선택하여, 상기 전압을 유지하는, 무선기용 반도체 집적 회로.
제 1 항 내지 제 6 항 중 어느 한 항에 있어서,

상기 전압 유지 회로는 MOS 트랜지스터에 의해 구성되는 스위치 및 커패시터로 이루어지는, 무선기용 반도체 집적 회로.
트래킹을 조정하기 위한 디지털 조정 데이터, 발진 주파수를 조정하기 위한 디지털 조정 데이터, 파일럿 신호를 제거하는 신호 레벨을 조정하기 위한 디지털 조정 데이터, 및 스테레오 분리를 조정하기 위한 디지털 조정 데이터 중에서 적어도 2개의 조정 데이터를 유지하는 적어도 2개의 데이터 유지 회로;

상기 데이터 유지 회로에 의해 유지된 상기 조정 데이터를 시간축상의 상이한 시간 간격으로 출력하는 선택 회로;

상기 선택 회로로부터 출력된 상기 조정 데이터를 직류 전압으로 변환하는 하나의 D/A 변환기; 및

상기 D/A 변환기의 출력 전압을 선택적으로 유지하는 전압 유지 회로를 구비하는, 무선기용 반도체 집적 회로.
동조 주파수를 조정하는 제 1 및 제 2 트래킹 조정 회로;

상기 제 1 트래킹 조정 회로의 동조 주파수를 조정하기 위한 디지털 조정 데이터를 유지하는 제 1 데이터 유지 회로;

상기 제 2 트래킹 조정 회로의 동조 주파수를 조정하기 위한 디지털 조정 데이터를 유지하는 제 2 데이터 유지 회로;

상기 제 1 데이터 유지 회로에 의해 유지된 상기 조정 데이터, 및 상기 제 2 데이터 유지 회로에 의해 유지된 상기 조정 데이터를 시간축상의 상이한 시간 간격으로 출력하는 선택 회로;

상기 선택 회로부터 출력된 상기 조정 데이터를 직류 전압으로 변환하는 하나의 D/A 변환기; 및

상기 제 1 및 제 2 트래킹 조정 회로 각각에 제공되고, 상기 D/A 변환기의 출력 전압을 선택적으로 유지하는 전압 유지 회로를 구비하는, 무선기용 반도체 집적 회로.
전압 조정이 필요한 제 1 조정 회로의 직류 전압을 조정하기 위한 디지털 조정 데이터가 입력되고, 상기 조정 데이터를 직류 전압으로 변환하여, 상기 전압을 출력하는 제 1 D/A 변환기; 및

전압 조정의 필요한 제 2 조정 회로의 직류 전압을 조정하기 위한 디지털 조정 데이터가 입력되고, 상기 조정 데이터를 직류 전압으로 변환하여, 상기 전압을 출력하는 제 2 D/A 변환기를 구비하는, 무선기용 반도체 집적 회로.
전압 조정이 필요한 복수의 조정 회로의 직류 전압을 조정하기 위한 복수의 디지털 조정 데이터가 시간축상의 상이한 시간 간격으로 입력되고, 상기 조정 데이터를 직류 전압으로 변환하여 상기 전압을 출력하는 하나의 D/A 변환기; 및

상기 복수의 조정 회로 각각에 제공되고, 상기 D/A 변환기로부터 출력된 상기 직류 전압을 선택적으로 유지하는 전압 유지 회로를 구비하는, 무선 통신기.