JP2006324773A

JP2006324773A - 受信装置

Info

Publication number: JP2006324773A
Application number: JP2005144199A
Authority: JP
Inventors: Takeo Suzuki; 武男鈴木
Original assignee: Alps Electric Co Ltd
Current assignee: Alps Alpine Co Ltd
Priority date: 2005-05-17
Filing date: 2005-05-17
Publication date: 2006-11-30

Abstract

【課題】発振周波数に対応した同調周波数を正確に設定できる受信装置を提供する。
【解決手段】インダクタンス素子１４ａと複数の容量素子１４ｂと各容量素子１４ｂをインダクタンス素子１４ａに並列接続するスイッチ素子１４ｃとを有する同調回路１４と、同調回路１４の後段に設けられたミキサ１６と、ミキサ１６に局部発振信号を供給する発振器１７と、選局用のＰＬＬ分周データに基づいて発振器１７の発振周波数を制御するＰＬＬ回路１８とを備え、ＰＬＬ分周データに基づいてスイッチ素子１４ｃを制御して同調回路１４の同調周波数を設定する同調制御手段１９と、ミキサ１６から出力される中間周波信号の振幅のピーク値を検出すると共に、ピーク値が得られるまでの間で同調周波数を微調整するための修正データを発生する微調コントローラ２３とを設け、修正データを同調制御手段１９に入力し、修正データによってＰＬＬ分周データを修正した。
【選択図】図１

Description

本発明は、テレビジョンチューナ等のスーパヘテロダイン方式の受信装置に関する。

図３は受信装置としての従来のテレビジョンチューナの構成を示す。テレビジョン信号が入力される入力同調回路１はインダクタンス素子Ｌとそれに並列に接続される複数の容量素子Ｃ０〜Ｃｎからなる。容量素子Ｃ０はインダクタンス素子Ｌに並列に接続されている。また、残りの容量素子Ｃ１〜Ｃｎはそれぞれに直列接続されたスイッチＳ１〜Ｓｎを介してインダクタンス素子Ｌに接続される。
入力同調回路１の次段には高周波増幅器２が接続され、その次段には段間同調回路３が設けられる。段間同調回路３は複同調回路で構成され、一次同調回路３ａと二次同調回路３ｂとは同一構成を有する。そして、一次同調回路３ａはインダクタンス素子ａＬとそれに並列に接続される複数の容量素子ａＣ０〜ａＣｎからなり、容量素子ａＣ０はインダクタンス素子ａＬに並列に接続されている。また、残りの複数の容量素子ａＣ１〜ａＣｎはそれぞれに直列接続されたスイッチａＳ１〜ａＳｎを介してインダクタンス素子ａＬに接続される。

また、二次同調回路３ｂもインダクタンス素子ｂＬとそれに並列に接続される複数の容量素子ｂＣ０〜ｂＣｎからなり、インダクタンス素子ｂＬは一次同調回路３ａのインダクタンス素子ａＬと誘導結合する。容量素子ｂＣ０はインダクタンス素子ｂＬに並列に接続されている。また、残りの複数の容量素子ｂＣ１〜ｂＣｎはそれぞれに直列接続されたスイッチｂＳ１〜ｂＳｎを介してインダクタンス素子ｂＬに接続される。

以上までの構成において、スイッチＳ１〜Ｓｎ、スイッチａＳ１〜ａＳｎ、スイッチｂＳ１〜ｂＳｎはテレビジョン受信機本体部（図示せず）から送られてくるチャンネル選局信号によって開閉制御されるが、対応するスイッチ同士（例えばＳ１とａＳ１とｂＳ１）は互いに連動して同じ開閉状態となる。従って、それぞれのインダクタンスＬ、ａＬ、ｂＬに並列接続される容量素子の組み合わせは２^ｎ通りとなる。そして、入力同調回路１、一次同調回路３ａ、二次同調回路３ｂの各インダクタンス素子Ｌ、ａＬ、ｂＬのインダクタンス値を互いに同一とし、また対応する各容量素子（例えばＣ０、ａＣ０、ｂＣ０）の容量値を互いに同一とすれば、各同調回路の同調周波数も互いに同一となる。
そして、各容量素子Ｃ０〜Ｃｎの容量値をそれぞれｃ０〜ｃｎとし、次に、テレビジョンチャンネルの周波数間隔は一定（Δｆ＝６ＭＨｚ）であるので、ｎ番目の容量素子ｃｎの容量値をｃｎ＝２^Ｎ−１×ｃ１とすれば各チャンネルに同調可能となる。

段間同調回路３の次段には混合器４が設けられる。混合器４も集積回路内に構成される。混合器４の出力端には中間周波同調回路（図示せず）等が接続される。混合器４に局部発振信号を供給する発振部５は複数の発振器５ａ〜５ｍ（ｍ＜ｎ）からなり、集積回路内に構成される。各発振器５ａ〜５ｍはそれぞれ独立しており、選択された一つから局部発振信号が供給される。また、各発振器５ａ〜５ｍは同じ構成を有する。

受信するチャンネルの周波数が１００ＭＨｚ以下と低い場合には一つの発振器で２〜３チャンネルの１グループ分の局部発振周波数を得ることが可能であり、２００ＭＨｚ前後のチャンネルでは４〜５チャンネルの１グループ分の局部発振周波数を得ることが可能となる。ＵＨＦ帯のテレビジョン信号に対してはそれ以上のチャンネル数をカバーできる。

各発振器５ａ〜５ｍに印加する同調電圧ＴＵはＰＬＬ回路６から出力される。ＰＬＬ回路６も集積回路内に構成されるが、出力する同調電圧ＴＵは印加されている３乃至５ボルトの電源電圧ＢをもとにしてＰＬＬ回路６に入力される選局信号Ｄによって設定される（例えば、特許文献１参照。）。

特開２００４−７２５１６号公報（図１）

上記に説明した受信装置においては、各同調回路の同調周波数と各発振器の発振周波数とを選局信号のみに基づいて設定するので、正確な発振周波数を得ることは出来るが、同調周波数は必ずしも発振周波数に対応した値にはならず、正確なトラッキングが得られないという問題がある。

本発明は、発振周波数に対応した同調周波数を正確に設定できる受信装置を提供する。
また、短時間で同調周波数を設定できる受信装置を提供する。

本発明の第１の解決手段は、インダクタンス素子と複数の容量素子と前記各容量素子を前記インダクタンス素子に並列接続するスイッチ素子とを有する同調回路と、前記同調回路の後段に設けられたミキサと、前記ミキサに局部発振信号を供給する発振器と、選局用のＰＬＬ分周データに基づいて前記発振器の発振周波数を制御するＰＬＬ回路とを備え、前記ＰＬＬ分周データに基づいて前記スイッチ素子を制御して前記同調回路の同調周波数を設定する同調制御手段と、前記ミキサから出力される中間周波信号の振幅のピーク値を検出すると共に、前記ピーク値が得られるまでの間で前記同調周波数を微調整するための修正データを発生する微調コントローラとを設け、前記修正データを前記同調制御手段に入力し、前記修正データによって前記ＰＬＬ分周データを修正した。

また、第２の解決手段は、前記同調制御手段は前記ＰＬＬ分周データに前記修正データを加算し、又は前記ＰＬＬ分周データから前記修正データを減算する加減算回路と、加算又は減算後のデータを保持するレジスタとを有し、前記レジスタによって前記スイッチ素子のオン又はオフを制御した。

また、第３の解決手段は、前記修正データのビット数を前記ＰＬＬ分周データのビット数よりも少なくし、前記修正データの最下位の１ビットを除いた上位ビットを前記ＰＬＬ分周データの同数の下位ビットに対応させて加算又は減算し、前記修正データの最下位の１ビットを加算又は減算の識別ビットとした。

また、第４の解決手段は、前記同調回路は一次同調回路と二次同調回路とからなる複同調回路で構成され、前記加減算回路は第１の加減算回路と第２の加減算回路とを有し、前記レジスタは第１のレジスタと第２のレジスタとを有し、前記微調コントローラは第１の修正データと第２の修正データとを出力し、前記ＰＬＬ分周データを前記第１の加減算回路及び第２の加減算回路に入力し、前記第１の修正データを前記第１の加減算回路に入力すると共に、前記第２の修正データを前記第２の加減算回路に入力し、前記第１の加減算回路から出力される加算又は減算後のデータを前記第１のレジスタに入力すると共に、前記第２の加減算回路から出力される加算又は減算後のデータを前記第２のレジスタに入力し、前記第１のレジスタによって前記一次同調回路のスイッチ素子のオン又はオフを制御すると共に、前記第２のレジスタによって前記二次同調回路のスイッチ素子のオン又はオフを制御した。

また、第５の解決手段は、前記微調コントローラは、一方の前記修正データの出力中は他方の前記修正データを従前の値に保持した。

第１の解決手段によれば、インダクタンス素子と複数の容量素子と各容量素子をインダクタンス素子に並列接続するスイッチ素子とを有する同調回路と、同調回路の後段に設けられたミキサと、ミキサに局部発振信号を供給する発振器と、選局用のＰＬＬ分周データに基づいて発振器の発振周波数を制御するＰＬＬ回路とを備え、ＰＬＬ分周データに基づいてスイッチ素子を制御して同調回路の同調周波数を設定する同調制御手段と、ミキサから出力される中間周波信号の振幅のピーク値を検出すると共に、ピーク値が得られるまでの間で同調周波数を微調整するための修正データを発生する微調コントローラとを設け、修正データを同調制御手段に入力し、前記修正データによって前記ＰＬＬ分周データを修正したので、同調回路を受信周波数に正確に同調させることができる。

また、第２の解決手段によれば、同調制御手段はＰＬＬ分周データに修正データを加算し、又はＰＬＬ分周データから修正データを減算する加減算回路と、加算又は減算後のデータを保持するレジスタとを有し、レジスタによってスイッチ素子のオン又はオフを制御したので、修正後のデータによってスイッチ素子のオン／オフを制御できる。

また、第３の解決手段によれば、修正データのビット数をＰＬＬ分周データのビット数よりも少なくし、修正データの最下位の１ビットを除いた上位ビットをＰＬＬ分周データの同数の下位ビットに対応させて加算又は減算し、修正データの最下位の１ビットを加算又は減算の識別ビットとしたので、加減算のスピードを速め、最下位のビットによって自動的の加算又は減算ができる。

また、第４の解決手段によれば、同調回路は一次同調回路と二次同調回路とからなる複同調回路で構成され、加減算回路は第１の加減算回路と第２の加減算回路とを有し、レジスタは第１のレジスタと第２のレジスタとを有し、微調コントローラは第１の修正データと第２の修正データとを出力し、ＰＬＬ分周データを第１の加減算回路及び第２の加減算回路に入力し、第１の修正データを第１の加減算回路に入力すると共に、第２の修正データを第２の加減算回路に入力し、第１の加減算回路から出力される加算又は減算後のデータを第１のレジスタに入力すると共に、第２の加減算回路から出力される加算又は減算後のデータを第２のレジスタに入力し、第１のレジスタによって一次同調回路のスイッチ素子のオン又はオフを制御すると共に、第２のレジスタによって二次同調回路のスイッチ素子のオン又はオフを制御したので、複同調回路を受信周波数に同調することができる。

また、第５の解決手段によれば、微調コントローラは、一方の修正データの出力中は他方の修正データを従前の値に保持したので、一次同調回路と二次同調回路とを交互に調整して最終的に双方を受信周波数に同調させることができる。

図１に本発明の受信装置の構成を示す。アンテナ１１には高周波増幅器１２が接続され、高周波増幅器１２の出力側には同調回路１３が設けられる。同調回路１３は一次側同調回路１４と二次側同調回路１５とを有する複同調回路で構成される。

一次側同調回路１４は、インダクタンス素子１４ａと、複数の容量素子１４ｂ（１４ｂ１、１４ｂ２、１４ｂ３、、、）と、これら容量素子１４ｂにそれぞれ直列接続され、各容量素子１４ｂをインダクタンス素子１４ａに並列に接続する複数のスイッチ素子１４ｃ（１４ｃ１、１４ｃ２、１４ｃ３、、、）と有する。各スイッチ素子１４ｃは、例えばＦＥＴ（電界効果トランジスタ）等の三端子型のスイッチ素子によって構成されている。

インダクタンス素子１４ａは、その一端が高周波増幅器１２の出力端に接続され、他端は接地される。各容量素子１４ｂの一端はインダクタンス素子１４ａの一端に接続され、それらの各他端はそれぞれ各スイッチ素子１４ｃを介して接地される。すなわち、図示のように、各容量素子１４ｂの他端はスイッチ素子１４ｃの一端（ドレイン）に接続され、その他端（ソース）が接地される。

二次側同調回路１５も一次同調回路１４と同様の構成を有している。すなわち、インダクタンス素子１５ａと、複数の容量素子１５ｂ（１５ｂ１、１５ｂ２、１５ｂ３、、、）と、これら容量素子１５ｂにそれぞれ直列接続され、各容量素子１５ｂをインダクタンス素子１５ａに並列に接続する複数のスイッチ素子１５ｃ（１５ｃ１、１５ｃ２、１５ｃ３、、、）と有する。各スイッチ素子１５ｃも、例えばＦＥＴ（電界効果トランジスタ）等の三端子型のスイッチ素子によって構成されている。

インダクタンス素子１５ａは、一端が周波数変換用のミキサ１６の入力端に接続され、他端は接地される。各容量素子１５ｂの一端はインダクタンス素子１５ａの一端に接続され、それらの各他端はそれぞれ各スイッチ素子１５ｃを介して接地される。すなわち、図示のように、各容量素子１５ｂの他端はスイッチ素子１５ｃの一端（ドレイン）に接続され、その他端（ソース）が接地される。

ここで、一次側同調回路１４の容量素子１４ｂの１つ（例えば１４ｂ１）と二次側同調回路１５の容量素子１５ｂの１つ（例えば１５ｂ１）とは同じ容量値を有するが、容量素子１４ｂ及び容量素子１５ｂの中では最小の容量値（Ｃ）を有する容量素子（例えば１４ｂ１、１５ｂ１）に対して他の容量素子の容量値が２^Ｎの関係で異なっている。Ｎは正の整数である。すなわち、容量素子１４ｂ１と容量素子１５ｂ１は同じ容量値（Ｃ）を有し、容量素子１４ｂ２と容量素子１５ｂ２とは同じ容量値（２×Ｃ）を有し、容量素子１４ｂ３と容量素子１５ｂ３とは同じ容量値（４×ｃ）を有し、容量素子１４ｂ３と容量素子１５ｂ３とは同じ容量値（８×ｃ）を有する。以下同様である。

そして、一次同調回路１４及び二次同調回路１５は、各スイッチ素子１４ｃ及び１５ｃの制御端（ゲート）に印加される電圧によってオン／又が制御されて、同調周波数が変えられる。

ミキサ１６には、発振器１７から受信すべき信号の周波数に対応した周波数の局部発振信号が供給される。発振周波数はＰＬＬ回路１８によって制御される。ＰＬＬ回路１８には発振周波数を設定するためのＰＬＬ分周データ（選局データ）Ｄ１が受信装置本体部（図示せず）から供給される。ＰＬＬ分周データＤ１は、例えば８ビットで構成される。このＰＬＬ分周データＤ１は同調制御手段１９にも供給される。

同調制御手段１９は、第１の加減算回路１９ａ、第２の加減算回路１９ｂ、第１の加減算回路の出力側に接続された第１のレジスタ１９ｃ、第２の加減算回路１９ｂの出力側に接続された第２のレジスタ１９ｄを有し、ＰＬＬ分周データＤ１は第１の加減算回路１９ａ及び第２の加減算回路１９ｂに供給される。

ミキサ１６から出力される中間周波信号は中間周波増幅器２０、バンドパスフィルタ２１を介して図示しない復調器に供給されるが、バンドパスフィルタ２１から出力された中間周波信号はキャリア検出回路２２によってその振幅値が検波され、その検波出力は微調コントローラ２３に入力される。

微調コントローラ２３は常に検波出力のピーク値を検出すると共に、ピーク値が検出されるまでの間は一次同調回路１４及び二次同調回路１５の同調周波数を微調整するための修正データＤ２（第１の修正データＤ２−１及び第２の修正データＤ２−２）を出力し、第１の修正データＤ２−１を第１の加減算回路１９ａ供給し、第２の修正データＤ２−２を第２の加減算回路１９ｂに供給する。修正データＤ２は例えば４ビットで構成される。

従って、第１の加減算回路１９ａにはＰＬＬ分周データＤ１と第１の修正データＤ２−１とが入力され、第２の加減算回路１９ｂにはＰＬＬ分周データＤ１と第２の修正データＤ２−２とが入力される。

第１の加減算回路１９ａの出力データ（第１のスイッチコントロールデータ）は第１のレジスタ１９ｃに入力され、第２の加減算回路１９ｂの出力データ（第２のスイッチコントロールデータ）は第２のレジスタ１９ｄに入力される。第１のレジスタ１９ｃの出力ビット数（出力端の数）は一次同調回路１４のスイッチ素子１４ｃの数と同じであり、第２のレジスタ１９ｄの出力ビット数（出力端の数）は二次同調回路１５のスイッチ素子１５ｃの数と同じである。そして、各スイッチ素子１４ｃの制御端（ゲート）がそれぞれ第１のレジスタ１９ｃの出力端に接続され、同様に各スイッチ素子１５ｃの制御端（ゲート）がそれぞれ第２のレジスタ１９ｄの出力端に接続される。

以上の構成において、ＰＬＬ分周データＤ１は発振器１７を受信周波数に対応した周波数で発振させるためのデータであるので、このＰＬＬ分周データＤ１は受信周波数にも対応しており、これによって各スイッチ素子１４ｃ、１５ｃを制御することで同調回路１３を大略受信周波数に同調させることができる。本発明の特徴は、中間周波信号の振幅のピーク値の検出によって同調回路１３を受信周波数に正確に同調させるべく、中間周波信号の振幅レベルから修正データＤ２を生成し、ＰＬＬ分周データＤ１に修正データＤ２を加減算して同調回路１３の同調周波数を制御したことであり、以下に動作を説明する。

先ず、ＰＬＬ分周データＤ１がＰＬＬ回路１８に入力されると、発振器１７は受信周波数に対応した周波数（受信周波数よりも中間周波数だけ高い）で発振する。ＰＬＬ分周データＤ１は同時に第１の加減算回路１９ａ及び第２の加減算回路１９ｂにも入力されるので、それらの出力データ（同じデータ値）はそれぞれ第１のレジスタ１９ｃ及び第２のレジスタ１９ｄに保持される。一次同調回路１４のスイッチ素子１４ｃと二次同調回路１５のスイッチ素子１５ｃとはそれぞれ第１のレジスタ１９ｃ及び第２のレジスタ１９ｄの出力データによってオン／オフが制御され、共に同じ周波数に同調する。

ミキサ１６に入力された中間周波信号はキャリア検出回路２２に入力され、検波出力が微調コントローラ２３に入力される。微調コントローラ２３は検波出力がピーク値に達するまでの間は常に修正データＤ２を出力するが、最初は、例えば第１の修正データＤ２−１を第１の加減算回路１９ａに供給する。すると、第１の加減算回路１９ａにおいては、ＰＬＬ分周データＤ１に第１の修正データＤ２−１が加算又は減算されてデータが修正され、修正されたデータが第１のスイッチコントロールデータとして第１のレジスタ１９ｃに入力され、これによって一次同調回路１４のスイッチ素子１４ｃのオン／オフのパターンが変更され、同調周波数が修正される。すると、中間周波信号の振幅も変わることで検波出力のレベルが変わる。

それでも検波出力がピーク値に達していなければ、微調コントローラ２３は第１の修正データＤ２−１の値を従前のままとして第２の修正データＤ２−２を第２の加減算回路１９ｂに供給する。すると、第２の加減算回路１９ｂにおいては、ＰＬＬ分周データＤ１に第２の修正データＤ２−２が加算又は減算されてデータが修正され、修正されたデータが第２のスイッチコントロールデータとして第２のレジスタ１９ｄに入力され、これによって二次同調回路１５のスイッチ素子１５ｃのオン／オフのパターンが変更され、同調周波数が修正される。この段階では一次同調回路１４の同調周波数は変更されない。そして、中間周波信号の振幅が変わることで検波出力のレベルが変わる。

それでも検波出力がピーク値に達していなければ、微調コントローラ２３は第２の修正データＤ２−２の値を従前のままとして再び第１の修正データＤ２−１を変更して第１の加減算回路１９ａに供給し、一次同調回路１４の同調周波数を修正する。

以上の過程を繰り返すことで一次同調回路１４及び二次同調回路１５の同調周波数が交互に修正され、最終的には中間周波信号が最大レベルになる。

図２はＰＬＬ分周データＤ１と修正データＤ２との加減算の方法を示す。ＰＬＬ分周データＤ１は例えば８ビットで構成される。また、修正データＤ２はＰＬＬ分周データＤ１よりもビット数が少ない、例えば４ビットで構成される。前述したように、ＰＬＬ分周データＤ１はそれだけで同調回路１３を大まかに受信周波数に同調させることができるが、下位のビットは同調周波数を大きく左右するものではない。そこで、下位ビット（例えば、３ビット）に修正データＤ２を加減算するようにして演算のスピードを図っている。そして、修正データＤ２の上位の３ビットをＰＬＬ分周データＤ１の下位３ビットに加減算し、最下位のビットを加減算の識別データとしている。

例えば、修正データＤ２の最下位のビットのデータ値が“１”の時に加算し、“０”の時に減算するようにしている。そして、加減算の結果得られたデータがスイッチコントロールデータとして第１のレジスタ２５又は第２のレジスタ２６に供給される。

なお、上記の説明は、同調回路１３が複同調回路である場合を前提にしたが、単同調回路に対しても適用できることは勿論である。また、同調回路１３におけるインダクタンス素子１４ａ、１５ａ以外は集積回路で構成することが容易であるので、車載用に好適な小型の受信装置が実現できる。

本発明の受信装置の構成を示す回路図である。本発明の受信装置におけるデータの加減算の方法を示す図である。従来の受信装置の構成を示す回路図である。

符号の説明

１１：アンテナ
１２：高周波増幅器
１３：同調回路
１４：一次同調回路
１４ａ：インダクタンス素子
１４ｂ：容量素子
１４ｃ：スイッチ素子
１５：二次同調回路
１５ａ：インダクタンス素子
１５ｂ：容量素子
１５ｃ：スイッチ素子
１６：ミキサ
１７：発振器
１８：ＰＬＬ回路
１９：同調制御手段
１９ａ：第１の加減算回路
１９ｂ：第２の加減算回路
１９ｃ：第１のレジスタ
１９ｄ：第２のレジスタ
２０：中間周波増幅器
２１：バンドパスフィルタ
２２：キャリア検出回路
２３：微調コントローラ

Claims

インダクタンス素子と複数の容量素子と前記各容量素子を前記インダクタンス素子に並列接続するスイッチ素子とを有する同調回路と、前記同調回路の後段に設けられたミキサと、前記ミキサに局部発振信号を供給する発振器と、選局用のＰＬＬ分周データに基づいて前記発振器の発振周波数を制御するＰＬＬ回路とを備え、前記ＰＬＬ分周データに基づいて前記スイッチ素子を制御して前記同調回路の同調周波数を設定する同調制御手段と、前記ミキサから出力される中間周波信号の振幅のピーク値を検出すると共に、前記ピーク値が得られるまでの間で前記同調周波数を微調整するための修正データを発生する微調コントローラとを設け、前記修正データを前記同調制御手段に入力し、前記修正データによって前記ＰＬＬ分周データを修正したことを特徴とする受信装置。
前記同調制御手段は前記ＰＬＬ分周データに前記修正データを加算し、又は前記ＰＬＬ分周データから前記修正データを減算する加減算回路と、加算又は減算後のデータを保持するレジスタとを有し、前記レジスタによって前記スイッチ素子のオン又はオフを制御したことを特徴とする請求項１に記載の受信装置。
前記修正データのビット数を前記ＰＬＬ分周データのビット数よりも少なくし、前記修正データの最下位の１ビットを除いた上位ビットを前記ＰＬＬ分周データの同数の下位ビットに対応させて加算又は減算し、前記修正データの最下位の１ビットを加算又は減算の識別ビットとしたことを特徴とする請求項２に記載の受信装置。
前記同調回路は一次同調回路と二次同調回路とからなる複同調回路で構成され、前記加減算回路は第１の加減算回路と第２の加減算回路とを有し、前記レジスタは第１のレジスタと第２のレジスタとを有し、前記微調コントローラは第１の修正データと第２の修正データとを出力し、前記ＰＬＬ分周データを前記第１の加減算回路及び第２の加減算回路に入力し、前記第１の修正データを前記第１の加減算回路に入力すると共に、前記第２の修正データを前記第２の加減算回路に入力し、前記第１の加減算回路から出力される加算又は減算後のデータを前記第１のレジスタに入力すると共に、前記第２の加減算回路から出力される加算又は減算後のデータを前記第２のレジスタに入力し、前記第１のレジスタによって前記一次同調回路のスイッチ素子のオン又はオフを制御すると共に、前記第２のレジスタによって前記二次同調回路のスイッチ素子のオン又はオフを制御したことを特徴とする請求項３に記載の受信装置。
前記微調コントローラは、一方の前記修正データの出力中は他方の前記修正データを従前の値に保持したことを特徴とする請求項４に記載の受信装置。