KR20040068964A - 식각정지층으로서 폴리 재산화층을 사용하여 실리콘리세스를 최소로 한 질화물 오프셋 스페이서 - Google Patents

식각정지층으로서 폴리 재산화층을 사용하여 실리콘리세스를 최소로 한 질화물 오프셋 스페이서 Download PDF

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Abstract

반도체 소자를 제조하는 방법은 기판(20) 상에 게이트 전극(22)을 제공하고 기판(20) 및 게이트 전극(22) 상에 폴리실리콘 재산화층(26)을 형성한다. 질화물층(28)이 폴리실리콘 재산화층(26) 위에 증착되어 이방성으로 식각된다. 폴리실리콘 재산화층(26)에서 식각이 정지되어 질화물 오프셋 스페이서(30)가 게이트 전극(22) 상에 형성된다. 식각정지층으로서 폴리실리콘 재산화층(26)을 사용함으로써 질화물층(28) 아래 실리콘 기판(20)의 움푹 파임을 방지하면서 오프셋 스페이서(30)가 형성되도록 한다.

Description

식각정지층으로서 폴리 재산화층을 사용하여 실리콘 리세스를 최소로 한 질화물 오프셋 스페이서{NITRIDE OFFSET SPACER TO MINIMIZE SILICON RECESS BY USING POLY REOXIDATION LAYER AS ETCH STOP LAYER}
반도체 집적회로의 최소 패턴 사이즈가 작아지면서, 소스와 드레인 간 거리가 점점 작아지고 있다. 전계효과 트랜지스터(FET)에 대해서 소스와 드레인 간 스페이싱(spacing)이 줄어들면서 펀치-쓰루(punch-through), 소스-드레인 브레이크다운 전압(breakdown voltage)의 감소, 임계 전압(Vt)의 감소, 서브임계 스윙(sub-threshold swing)의 증가와 같은 단채널 효과(short channel effect)가 발생하게 된다. 이러한 단채널 효과를 경감시키기 위해, 반도체 업계에서는 계속적으로 MOSFET 소자의 제조공정을 최적화하고 있다. 접합 깊이가 얕으면 소스/드레인 공핍 영역이 채널로 침식되는 것을 줄일 수 있기 때문에, CMOS 소자의 VLSI 제조에 있어서 현재 추세는 소스/드레인 영역의 접합 깊이를 줄이는 것이다.
반도체 공정 기술의 발전으로 채널 길이가 0.25μm 이하로 줄어들었다. 이사이즈에서, 유효 채널 길이의 감소는 트랜지스터의 브레이크다운 전압을 낮춘다는 점에서 큰 손실이 될 수 있다. 따라서 소스/드레인 불순물의 측면 확산(lateral diffusion))이 점점 중요하다.
포켓 주입(pocket implant)이라고도 하는 할로 주입(halo implant)은 소스 및 드레인 불순물의 측면 확산을 제한할 수 있다. 할로 주입 불순물는 소스 및 드레인의 전도 형태와 반대이다. 일반적으로, 할로 주입은 게이트 정의 후, 소스/드레인 확산 전에 한다. 마스킹 효과(masking effect)에 기인하여, 할로 주입은 소스/드레인 영역 근처에서 최대 불순물 농도를 보인다. 소스/드레인의 수직 확산을 막기 위해, 피크(peak)로부터 떨어진 할로 깊이가 소스/드레인 주입 깊이보다 크도록 할로 주입을 위한 주입 에너지의 선택에 주의해야 한다.
게이트 전극과 드레인 간 중첩 커패시턴스를 줄여서 트랜지스터의 AC 성능을 더 좋게 하기 위해, 할로와 연장부를 분리하는 것이 바람직하다. 따라서 게이트 전극의 측면에 형성된 오프셋 스페이서가 이용되었다. 할로를 형성하고 이어서 게이트 전극의 측벽 상에 오프셋 스페이서를 형성한 다음 소스/드레인 연장부를 형성함으로써, 할로가 연장부 앞에 위치된다. 오프셋 스페이서를 사용하면 유효 채널 길이가 주어진 물리적 채널 길이에 대하여 더 길어진다.
오프셋 스페이서의 형성에 있어서, 유전체층은 기판 및 게이트 전극 상에 증착된다. 이방성 식각이 수행되면 게이트 전극 위의 유전체층 및 기판을 제거하고 게이 측벽 상의 일부 유전체층을 남긴다. 게이트 측벽에 남아 있는 유전체층의 일부는 오프셋 스페이서를 형성한다. 오프셋 스페이서로 사용되는 물질로는 실리콘산화물 및 실리콘 질화물이다. 오프셋 스페이서가 형성되면, 마스크로서 오프셋 스페이서를 이용하여 소스/드레인 연장부 주입이 수행된다. 이어지는 단계로서 오프셋 스페이서 위에 측벽 스페이스를 형성하고 이어서 깊은 소스/드레인 주입이 수행된다.
상기 방법으로 오프셋 스페이서를 형성하게 되면 이방성 식각이 오프셋 스페이서가 형성되는 유전체층을 오버에칭하여 실리콘 기판을 움푹 파게 된다는 점에서 문제를 일으킨다. 이러한 상황이 도 1 및 도 2에 개략적으로 도시되어 있다. 도 1에서, 기판(10) 위에 게이트 전극(12)이 있다. 유전체층(14)은 기판(10) 및 게이트 전극(12)을 덮고 있다. 이방성 식각이 수행되어 기판(10)으로부터 유전물질(14)을 제거하여 오프셋 스페이서(16)를 형성한다. 그러나 이방성 식각 과정에서 실리콘 상의 식각을 정지시키는 것이 어렵기 때문에, 오버에칭에 의해 기판(10)이 움푹 파여서 리세스(18)가 형성된다. 특히 소스/드레인 연장 영역에서 리세스(18)의 형성은 문제가 있다. 왜냐하면 실리콘이 움푹 파이는 것은 접합 깊이의 증가와 동일하기 때문이다. 현재 기술은 접합 깊이를 얕게 하려고 하기 때문에 접합 깊이의 증가는 바람직하지 않다. 또한, 오프셋 스페이서 형성에서 발생된 움푹 파임 현상은 중첩 커패시턴스에 영향을 끼친다.
오프셋을 형성하는 유전체층의 식각 동안 실리콘 기판의 움푹 파임 현상을 방지할 수 있도록 오프셋을 갖는 반도체 소자를 제조하는 방법이 필요하다.
본 발명은 반도체 소자 제조 분야에 관한 것으로, 특히 반도체 소자 형성 동안 오프셋 스페이서(offset spacer)의 사용에 관한 것이다.
도 1은 종래 기술에 따른 소자의 형성 동안 반도체 소자의 단면을 나타낸 도면이다.
도 2는 종래 기술에 의해 기판의 움푹 파임을 갖는 유전체층 건식 식각 후의 도 1의 구조를 나타낸다.
도 3은 본 발명의 실시예에 따른 반도체 소자의 형성 시 기판 및 게이트 전극을 나타낸다.
도 4는 본 발명의 실시예에 따라, 기판 및 게이트 전극 위에 폴리실리콘 재산화층 형성 후 도 3의 구조를 나타낸다.
도 5는 본 발명의 실시예에 따라, 폴리실리콘 재산화층 위에 질화물이 증착된 후 도 4의 구조를 나타낸다.
도 6은 본 발명의 실시예에 따라, 이방성 식각이 수행되어 질화물층의 수평 부분이 제거된 후 도 5의 구조를 나타낸다.
도 6A는 본 발명의 실시예에 따라, 폴리실리콘 재산화층의 일부가 습식 식각에 의해 제거된 실시예를 나타낸다.
도 7은 본 발명의 실시예에 따라, 소스/드레인 연장부가 기판으로 주입된 후 도 6의 구조를 나타낸다.
도 8은 본 발명의 실시예에 따라, 소스/드레인 주입 단계가 수행된 후 도 7의 구조를 나타낸다.
도 9는 본 발명의 실시예에 따라 형성된 게이트 전극을 나타낸다.
반도체 소자의 제조방법을 제공하는 본 발명의 실시예를 통해 상기 문제가해결된다. 본 발명에 의한 반도체 소자의 제조방법은 기판 상에 게이트 전극을 형성하는 단계와 상기 기판 및 상기 게이트 전극 상에 폴리실리콘 재산화층을 형성하는 단계를 포함한다. 질화물층이 상기 폴리실리콘 재산화층 위에 증착된다. 질화물은 이방성 식각되고, 이 식각은 폴리실리콘 재산화층에서 정지되어 게이트 전극 상에 질화물 오프셋 스페이서를 형성한다. 본 발명의 실시예에 따라 질화물 오프셋 스페이서의 형성 동안 식각정지층으로서 폴리실리콘 재산화층을 사용함으로써 실리콘 기판의 움푹 파임(gouging)을 방지할 수 있다. 매우 얇은 폴리실리콘 재산화층은 기판 상에 남아 있을 수 있고, 폴리실리콘 재산화층을 통한 주입이 신뢰성 있고 제어 가능하게 수행되어 소스/드레인 연장부 및 소스/드레인 영역을 형성할 수 있다. 대안적으로, 유전체층의 건식 식각과 통상 관련된 움푹 파임 없이 폴리실리콘 재산화층이 습식 식각에 의해 제거될 수 있다.
또한, 할로 주입을 갖는 반도체 소자의 제조방법을 제공하는 본 발명에 따른 실시예를 통해 상기 언급된 문제가 해결될 수 있다. 이 반도체 소자의 제조방법은 기판 상에 게이트 전극을 형성하는 단계와 상기 기판에 식각정지층을 형성하는 단계를 포함한다. 질화물층이 기판 및 게이트 전극 상에 형성된다. 질화물층은 식각되어 게이트 전극 상에 오프셋 스페이서를 형성하고, 식각정지층에서 식각이 정지된다.
본 발명의 전술한 특성, 다른 특성 또는 이점들은 첨부되는 도면과 함께 본 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명은 반도체 소자 제조 시 오프셋 형성에 관련된 문제를 해결하기 위한 것이다. 특히, 본 발명은 게이트 전극 측벽 상에 오프셋을 형성하기 위한 유전체층 식각 시 발생하는 움푹 파임 문제를 해결한다. 본 발명은 반도체 소자의 기판 상에 폴리실리콘 재산화층과 같은 식각정지층을 제공하여 문제 해결을 달성한다. 질화물층이 폴리실리콘 재산화층 위에 증착된다. 식각이 계속 진행되어 실리콘 기판을 움푹 파기보다는 식각이 폴리실리콘 재산화층에서 정지되도록 질화물층의 이방성 식각이 선택된다. 폴리실리콘 재산화층이 매우 얇기 때문에, 소스/드레인 연장부 및 소스/드레인 영역을 형성하기 위한 주입 과정은 폴리실리콘 재산화층을 통해 제어 가능하고 신뢰성 있게 수행될 수 있다. 대안적으로, 폴리실리콘 재산화층은 실리콘 기판의 움푹 파임의 염려 없이 습식 식각 과정을 통해 안전하게 제거될 수 있다. 움푹 파임이 방지되면 할로와 연장부의 분리가 가능하고 중첩 커패시턴스를 감소시켜 트랜지스터의 AC 성능을 더 좋게 한다. 또한, 본 발명은 실리콘의 움푹 파임을 방지하여 얕은 깊이 형성의 효율성을 유지할 수 있다.
도 3은 본 발명의 실시예에 따른 소자 형성 시 반도체 소자의 단면을 도시한다. 이 소자는 예를 들어 실리콘으로 이루어진 기판(20)을 포함한다. 기판(20)의 상면에 예를 들어 실리콘으로 이루어진 게이트 전극(22)이 제공된다. 폴리실리콘 게이트 전극(22)의 형성은 종래와 동일할 수 있으나, 게이트 산화물의 형성, 폴리실리콘 또는 다른 게이트 전극 물질의 증착, 게이트 전극(22) 형성을 위한 식각을 포함할 수 있다.
도 3에 할로 주입(24)이 도시되어 있다. 할로 주입(24)은 종래 할로 주입과정에서 제공된다. 할로 주입(24)은 본 발명의 방법 전체에 걸쳐 도시되지만, 할로 주입(24)은 선택적이며 본 발명의 실시예는 그러한 할로 주입 없이 반도체 소자를 형성할 수 있다는 것을 알아야 한다. 이러한 실시예는 도 3 내지 도 8에서는 도시되어 있지 않지만, 당업자라면 본 발명의 방법이 할로 주입(24)의 유무에 관계없이 실시될 수 있다는 것을 알 수 있다. 그러나, 설명을 위해서 할로 주입(24)이 도 3 내지 도 8에 나타나 있다.
도 4는 본 발명의 실시예에 따라 폴리실리콘 재산화물 단계 다음의 도 3의 구조를 나타낸다. 폴리실리콘 재산화물 단계는 기판(20) 및 게이트 전극(22)의 표면 전체에 폴리실리콘 재산화층(26)을 형성한다. 폴리실리콘 재산화층(26)은 종래 폴리실리콘 재산화 형성 과정에 의해 형성된다. 그 형성 과정에서는 약 750-900℃ 온도에서 열적으로 성장된 산화물층이 제공된다. 폴리실리콘 재산화층(26)은 15-50Å 두께로, 바람직하게는 약 25Å 두께로 형성된다. 폴리실리콘 재산화층(26)은 후술할 다음의 식각 단계에서 식각정지층으로서, 좋은 민감도를 제공하는 매우 조밀하고 고품질인 유전체층이다.
도 5에서, 질화물층(28)은 폴리실리콘 재산화층(26) 위에 균일하게 증착된다. 실리콘 질화물로 이루어질 수 있는 질화물층(28)은 PECVD 또는 LPCVD 등의 종래 방법으로 증착될 수 있다. 질화물은 100-500Å 두께로 증착될 수 있다. 본 발명의 실시예에서는 증착되는 질화물의 두께가 250Å 정도이다.
질화물층(28)의 증착 다음, 이방성 식각 단계가 수행되어, 그 결과가 도 6에나타나 있다. 이방성 식각은 예를 들어 CHF3을 사용한 반응 이온 식각일 수 있다. 식각이 수행되어 게이트 전극(22)과 기판(20) 상면의 수평면으로부터 질화물층(28)을 제거한다. 폴리실리콘 재산화층(26)이 식각 정지층으로 기능하여 식각이 폴리실리콘 재산화층(26)에서 정지된다. 이것은 질화물층(28)의 식각 동안 실리콘 기판(20)이 움푹 파이는 것을 방지한다. 종래 방법에서는, 식각이 기판 속으로 진행되어 전술한 것처럼 움푹 파임 및 리세스를 형성하여 바람직하지 않은 결과를 가져왔다. 식각물질에 대한 질화물/산화물 선택성이 산화물/실리콘 선택성 또는 질화물/실리콘 선택성보다 크기 때문에 폴리실리콘 재산화층(26)은 탁월한 선택성을 제공한다. 따라서 질화물층(28)의 식각은 폴리실리콘 재산화층(26)에서 신뢰성 있게 정지될 수 있다.
오프셋 스페이서(30)가 게이트 전극(22)의 측벽 상의 질화물 부분(32) 및 폴리실리콘 재산화 부분(34)에 의해 형성된다. 도 6A에서 도시된 바와 같이, 이방성 에칭 동안 식각정지층으로 기능한 폴리실리콘층(26) 부분은 일실시예에서 습식 식각공정에 의해 제거되어 기판(20)의 상면이 노출된다. 실리콘 기판(20)에 현저한 손상을 주지 않고 폴리실리콘 재산화층(26)을 제거할 수 있는 습식 식각물질은 100:1 HF 용액이다. 기판(20) 상의 폴리실리콘 재산화층(26)을 제거함으로써 소스/드레인 연장부 및 소스/드레인 영역의 주입 시 방해가 없도록 한다. 그러나 다른 실시예에서 기판(20) 상의 폴리실리콘 재산화층(26)이 기판(20)에 있도록 할 수 있다. 왜냐하면 기판(20) 상의 폴리실리콘 재산화층(26)의 두께가 비교적 얇어서 폴폴리실리콘 재산화층(26)을 통해 기판(20)으로 주입하는 것이 신뢰성 있고 제어 가능하기 때문이다. 이하의 설명 및 그림에서는 폴리실리콘 재산화층(26)이 기판(20) 상에 남아 있는 것으로 가정한다. 그러나 본 발명의 다른 실시예에서는 폴리실리콘 재산화층(26)이 제거될 수 있다는 것을 알아야 한다.
오프셋 스페이서(30)의 형성 후, 도 7에 도시된 바와 같이, 소스/드레인 연장부(36)를 형성하기 위해 소스/드레인 연장부 주입이 수행된다. 이 주입 동안, 오프셋 스페이서(30) 종래 아는 바와 같이 마스크의 역할을 하게 된다.
도 8에서, 소스/드레인 연장부(36) 상에서 마스크로서 기능하는 측벽 스페이서(38)가 형성된다. 다음 소스/드레인 주입이 수행되어 기판(20)에 소스/드레인 영역(40)을 형성한다. 주입에 이어서 종래 과정에 따라 활성화 어닐링(activation annealing) 단계가 수행된다.
본 발명은 오프셋 스페이서를 사용하는 종래 반도체 소자에서 보인 움푹 파임 현상 없이 오프셋 스페이서의 이점을 제공하게 된다. 이것은 이방성 식각 단계에서 오프셋 스페이서가 형성되는 유전체층 아래의 식각정지층을 이용하여 달성된다.
본 발명의 다른 특징은 붕소 침투 및 전체 폴리실리콘 게이트 전극의 규화(silicidation)를 방지하는데, 이것은 게이트 산호물의 신뢰성 문제를 야기할 수 있다. 또한, 이 특징은 폴리실리콘 공핍을 감소시킨다.
소자의 크기가 작아지면, 얇은 폴리실리콘이 요구된다. 그러나 얇은 실리콘의 경우, 붕소 침투 문제가 상당히 크다. 또한, 폴리실리콘이 너무 얇아서 전체 폴리실리콘이 상술한 것처럼 규화될 수 있다. 이것은 폴리/에이트(poly/ate) 산화물 의 계면을 거칠게 하고 게이트 산화물의 신뢰성 문제를 일으킨다. 도 9에 도시된 바와 같이, 본 발명은 폴리실리콘(54)의 증착 전에 게이트 산화물(52) 상에 금속 질화물 장벽층(50)을 형성하여 붕소 침투를 방지한다. 또한, 이 전도성 금속 질화물 장벽층(50) 상에서 이후의 규화가 정지된다. 이 공정의 다른 이점은 폴리실리콘 공핍이 없거나 거의 없다는 것이다.
본 발명을 상세히 도시하고 설명하였으나, 이것에 한정되는 것은 아니며 본 발명의 범위는 첨부된 청구범위에 의해서만 한정된다는 것을 알아야 한다.

Claims (10)

  1. 기판(20) 상에 게이트 전극(22)을 형성하는 단계와,
    상기 기판(20) 및 상기 게이트 전극(22) 상에 폴리실리콘 재산화층(26)을 형성하는 단계와,
    상기 폴리실리콘 재산화층(26) 상에 질화물층(28)을 증착하는 단계와,
    상기 질화물층(28)을 이방성 식각하고 폴리실리콘 재산화층(26) 상에서 정지시켜 상기 게이트 전극(22) 상에 질화물 오프셋 스페이서(30)를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 질화물층(28)을 식각한 후 상기 기판(20) 내에 소스/드레인 연장부(36)를 형성하는 단계와, 상기 오프셋 스페이서(30) 상에 측벽 스페이서(38)를 형성하는 단계와, 상기 기판(20) 내에 소스/드레인(40)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2항에 있어서,
    상기 질화물층(28)을 증착하기 전 상기 기판(20) 내에 할로 주입(24)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3항에 있어서,
    상기 폴리실리콘 재산화층을 형성하는 단계는 상기 기판 및 상기 게이트 전극 상에 700-900℃ 온도로 산화물을 열적 성장시키는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4항에 있어서,
    상기 질화물층(28)을 식각한 후 그리고 상기 기판(20) 내에 소스/드레인 연장부(36)를 형성하기 전 노출된 폴리실리콘 재산화층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 할로 주입이 있는 반도체를 제조하는 방법에 있어서,
    기판(20) 상에 게이트 전극(22)을 형성하는 단계와,
    상기 기판(20)에 식각정지층(26)을 형성하는 단계와,
    상기 식각정지층(26)에 질화물층(28)을 형성하는 단계와,
    상기 질화물층(28)을 식각하여 상기 게이트 전극(22) 상에 오프셋 스페이서(30)를 형성하고, 상기 식각정지층(26) 상에서 식각을 정지하는 단계와,
    상기 기판(20) 내에 할로 주입(24)을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 제 6항에 있어서,
    상기 식각정지층(26)은 폴리실리콘 재산화층(26)인 것을 특징으로 하는 방법.
  8. 제 7항에 있어서,
    상기 질화물층(28)이 식각된 후 상기 폴리실리콘 재산화층(26)을 통한 주입에 의해 소스/드레인 연장부(36) 및 소스/드레인 주입(40)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  9. 제 8항에 있어서,
    상기 질화물층(28)의 식각에 의해 노출된 폴리실리콘 재산화층(26)의 부분을 제거하여 상기 기판(20)을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  10. 제 9항에 있어서,
    상기 질화물층(28)을 식각하는 단계는 질화물 대 산화물 선택성이 높은 플라즈마 식각 가스로 상기 질화물층(28)을 반응성 이온 식각하는 것을 특징으로 하는 방법.
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