KR20040060919A - 관통 바이어형 수직 상호접속부, 관통 바이어형 히트 싱크및 관련 제작 방법 - Google Patents

관통 바이어형 수직 상호접속부, 관통 바이어형 히트 싱크및 관련 제작 방법 Download PDF

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KR20040060919A
KR20040060919A KR10-2004-7002596A KR20047002596A KR20040060919A KR 20040060919 A KR20040060919 A KR 20040060919A KR 20047002596 A KR20047002596 A KR 20047002596A KR 20040060919 A KR20040060919 A KR 20040060919A
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KR
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substrate
layer
dielectric layer
interconnect
conductive
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KR10-2004-7002596A
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팔머윌리엄데버룩스
보나페드살바토르
템플도로타
스토너브라이언알.
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엠씨엔씨 리서치 앤드 디벨럽먼트 인스티튜트
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Abstract

개선된 관통 바이어형 수직 상호접속부, 관통 바이어형 열 싱크 및 이와 관련된 제작 기술이 제공된다. 이러한 장치들은 저온 증착 처리를 가능하게 하는 유기 유전층으로부터 이점을 얻는다. 관통 바이어형 상호접속부 및 열 싱크를 형성하기 위해 사용되는 저온 처리는 능동 소자 및 이와 관련된 회로 소자의 형성 이후를 포함하여, 반도체 장치의 제작의 임의의 시점에서 상호접속부 및 열 싱크의 형성을 가능하게 한다. 본 발명의 관통 바이어형 수직 상호접속부는 상호접속부 구성을 형성하는 다양한 층의 균일한 두께를 보장하도록 제작된다. 이에 따라, 상호접속부는 기판 두께 대 상호접속부 직경이 약 4:1 내지 약 10:1의 높은 종횡비를 갖도록 형성된다.

Description

관통 바이어형 수직 상호접속부, 관통 바이어형 히트 싱크 및 관련 제작 방법 {THROUGH-VIA VERTICAL INTERCONNECTS, THROUGH-VIA HEAT SINKS AND ASSOCIATED FABRICATION METHODS}
반도체 산업의 출현에서, 기판 대 기판의 전기적 및 전기광학적 상호접속은 소자를 와이어 결합 기술에 의해 연결하는 것으로 제한되게 되었다. 이는 대부분의 예에서, 기판들은 선형의 2차원으로 배열되어 존재하고, 와이어가 원하는 소자들을 연결시키는 것을 의미한다. 관통 바이어형(through-via) 상호접속부(즉, 기판의 일측에서 기판의 타측으로 접속이 이루어진다)의 출현은 3차원으로 존재하는 기판의 적층 구성이 되게 하였다. 이러한 적층 구성은 더욱 콤팩트한 패키지 구성을 제공하고, 센서 또는 트랜스듀서 어레이와 같은 고밀도 장치의 제작을 가능하게 한다.
또한, 관통 바이어형 상호접속부는 일련의 다른 소자들 사이의 상호접속을 제공한다. 예를 들어, 한 기판 상에서는 트랜지스터 등과 같은 아날로그 소자가 제작될 수 있고, 다른 기판 상에서는 데이터 처리 요소와 같은 디지털 소자가 제작될 수 있다. 비용적인 제한 및 제작상의 문제는, 아날로그 소자와 디지털 소자가 단일 기판 상에 결합되는 것을 어렵게 한다. 따라서, 관통 바이어형 상호접속부는 조밀하면서 적층된 패키지 환경에서 유사하지 않은 소자를 연결하는 수단을 제공한다.
일반적으로, 관통 바이어형 상호접속부는 어느 정도의 고온 처리를 사용하여 제작된다. 예를 들어, 산화물 형태의 유전층은 일반적으로 1000℃를 초과하는 온도에서 이루어지는 열 산화 처리로 형성된다. 이러한 고온 처리는 관통 바이어형 상호접속부의 형성을 전단계(front-end) 공정(즉, 장치가 기판 상에서 형성되기 전의)으로 제한한다. 그 후에 기판 상에 형성되는 대부분의 소자는, 이러한 소자가 전체적인 제작 공정의 후단계에서 이러한 고온 처리를 받게 될 경우, 기능성과 신뢰성 전망에 있어 부정적인 영향을 받는다.
일반적으로 수행되는 기판 처리 및 장치 제작 방식 때문에, 관통 바이어형 상호접속부의 후단계 공정이 바람직하다. 많은 적용에서, 소자는 두꺼운 기판 상에 형성되고, 그후 기판 이면의 중요부는 소자 형성 후에 기판을 얇게 하는 수단으로서 에칭된다. 기판 에칭 처리 전에 관통 바이어형 상호접속부를 형성하는 것은, 바이어의 종횡비가 높아서, 바이어 벽 내의 균일한(conformal) 증착이 얻어지지 않으므로, 실용적이지 않다. 따라서, 많은 적용에서 소자가 기판 상에 미리 형성되고, 이면 에칭 공정이 행해진 후, 공정의 후단계에서 바이어를 형성할 필요가 존재한다.
이제까지, 관통 바이어형 상호접속부의 저온 처리는 플라즈마 화학 기상 증착법(plasma-enhanced chemical vapor deposition; PECVD)과 같은 제작 기술로 제한되었다. 그러나, PECVD 및 다른 알려진 저온 처리는 관통 바이어의 내부 벽 내의 균일한 증착을 제공하지 않는다. 일반적으로, 이러한 처리는 (바이어 높이 대 바이어 직경이) 3:1, 4:1 또는 5:1의 높은 종횡비를 갖는 바이어에 대한 균일한 증착을 제공할 수 없다. 바이어의 벽의 균일한 피복도는 상호접속부를 추가로 제조하기 위해 필요하고, 최종적인 상호접속부를 통한 적절한 전기적 또는 광학적 신호 전달을 보장한다.
따라서, 높은 종횡비의 균일한 증착과 저온 처리를 제공하는 관통 바이어형 상호접속부를 개발할 필요가 있다. 저온 처리는, 관통 바이어형 상호접속부가 전체적인 반도체 장치 공정 흐름의 후단계에서 형성되는 것을 가능하게 한다.
본 발명은 반도체 장치에 관한 것이고, 특히 관통 바이어형 수직 상호접속부, 관통 히트 싱크(sink) 및 이를 제작하는 방법에 관한 것이다.
도1은 본 발명의 실시예에 따른 기판의 관통 바이어형 수직 상호접속부의 단면도이다.
도2a 내지 도2d는 본 발명의 실시예에 따른 관통 바이어형 수직 상호접속부 제작 공정의 다양한 제작 단계의 단면도이다.
도3은 본 발명의 실시예에 따른 관통 바이어형 수직 상호접속부를 제작하기 위한 공정의 흐름도이다.
도4는 본 발명의 실시예에 따른 관통 바이어형 수직 상호접속부 및 관통 바이어형 열 싱크 구조체의 상부 사시도이다.
도5는 본 발명의 실시예에 따른 관통 바이어형 열 싱크 및 관통 바이어형 수직 상호접속부의 단면도이다.
도6은 본 발명의 실시예에 따른 관통 바이어형 수직 상호접속부, 관통 바이어형 열 싱크 및 접착 결합을 실시하는 다중 기판 반도체 장치의 단면도이다.
도7는 본 발명의 실시예에 따른 관통 바이어형 수직 상호접속부 및 땜납 범핑(bumping)을 실시하는 다중 기판 반도체 장치의 단면도이다.
본 발명은 개선된 관통 바이어형 수직 상호접속부 및 관통 바이어형 열 싱크를 제공한다. 장치는 저온 증착 처리를 가능하게 하는 유기 유전층으로부터 이점을 얻는다. 관통 바이어형 상호접속부 및 열 싱크를 형성하기 위해 사용되는 저온 처리는 능동 소자 및 관련 회로부의 형성 이후를 포함하여, 반도체 장치 제작의 임의의 시점에서 상호접속부 및 열 싱크의 형성을 가능하게 한다. 본 발명의 관통 바이어형 수직 상호접속부는 상호접속 구조체를 형성하는 다양한 층의 균일한 두께를 보장하도록 제작된다. 이와 같이, 상호접속부는 기판 두께 대 상호접속부 직경이 약 10:1의 높은 종횡비로 형성된다.
본 발명은 관통 바이어형 수직 상호접속 장치에서 실시된다. 장치는 적어도하나의 바이어를 내부에 형성한 기판과, 적어도 하나의 바이어의 표면 상에 배치된 유기 유전층과, 유전층 상에 배치되고 기판의 제1의 대체로 편평한 표면과 기판의 제2의 대체로 편평한 표면의 사이에 관통 바이어형 수직 상호접속부를 형성하는 제1 도전층을 갖는 기판을 포함한다. 바람직한 실시예에서, 유기 유전 재료는 파릴렌(Parylene) C, N, 또는 D와 같은 파릴렌 재료를 포함한다.
장치의 많은 실시예에서, 유전층과 제1 상호접속층은 기판이 약 300℃ 미만의 온도에서 유지되는 동안에 배치된다. 이러한 낮은 온도 처리는 능동 소자와 전기적 회로 소자가 기판 상에 형성된 후에 상호접속부가 제작 공정의 후단계에서 형성되는 것이 가능하게 한다.
또한, 장치는 유전층과 제1 도전층 사이의 적어도 하나의 바이어의 표면 상에 배치된 확산 차단층과, 제1 도전층과 제1 도전층에 인접하는 층 사이에 배치된 접착 촉진 소자를 포함할 수 있다. 대부분의 실시예에서, 관통 바이어형 수직 상호접속부는 제1 도전층 상에 배치된 제2 도전층을 포함하고, 제2 도전층은 대체로 적어도 하나의 바이어를 채우는 작용을 한다.
본 발명의 선택적인 실시예에서, 관통 바이어형 수직 상호접속부를 제작하는 방법은 적어도 하나의 바이어를 기판에 형성하는 단계와, 적어도 하나의 바이어의 표면 상에 유기 유전층을 배치하는 단계와, 도전성 상호접속층이 기판의 제1의 대체로 편평한 표면과 기판의 제2의 대체로 편평한 표면 사이에서 관통 바이어형 수직 상호접속부를 형성하도록 유전층 상에 제1 도전성 상호접속층을 배치하는 단계를 포함한다. 또한, 유기 유전층과 제1 도전층을 배치하는 단계는 약 300℃ 미만의 온도에서 기판을 유지하면서 수행된다. 저온 처리는 일반적으로 상온의 중합 반응과 결합되는 열분해(pyrolytic decomposition)와 같은 기상 증착에 의해 유전층을 배치하는 단계와, 유기 금속 화학 증기 증착(metal-organic chemical vapor deposition; MOCVD) 공정에 의해 제1 도전성 상호접속층을 배치하는 단계에 의해 유지된다. 에칭 공정은 일반적으로 높은 종횡비를 갖는 바이어를 제공하는 디프 리액티브 이온 에칭(deep reactive ion etch) 공정을 포함한다.
또한, 관통 바이어형 수직 상호접속부를 제작하는 방법은 추가의 처리 단계를 포함할 수 있다. 이러한 추가적인 단계는 적어도 하나의 바이어의 바이어 표면 상의 확산 차단층을 유전층과 제1 도전성 상호접속층 사이에 배치하는 단계를 포함한다. 확산 차단층은 높은 온도 적용에서 금속 원자의 확산을 방지한다. 도전층과 인접 층들 사이의 접착을 촉진하기 위해 접착 촉진층을 배치하는 추가의 단계가 필요할 수 있다. 대부분의 적용에서, 제2 도전성 상호접속층이 대체로 적어도 하나의 바이어를 채우도록 하기 위해, 제2 도전성 상호접속층을 제1 도전성 상호접속층 상에 배치하는 것이 필요하다. 이러한 적용에서, 제1 도전층은 이후에 형성되는 제2 도전층을 위한 종자층(seed layer)으로 작용한다.
본 발명의 선택적인 실시예에서, 반도체 제작을 위한 방법은 반도체 기판의 표면 상에서 능동 소자 및/또는 전기적 회로 소자를 제작하는 단계를 포함한다. 능동 소자 및/또는 전기적 회로 소자의 형성에 이어서, 관통 바이어형 수직 상호 접속부가 기판에 형성된다. 관통 바이어형 수직 상호접속부의 저온 처리는 다른 기판들, 회로들 및 소자들이 기판 상에 형성된 후에 상호접속부가 형성되게 한다.
또한, 본 발명은 다중 기판 반도체 장치로 실시된다. 다중층의 반도체 장치는 두개 이상의 기판의 적층체를 포함한다. 적층체의 하나 이상의 기판은 하나 이상의 관통 바이어형 수직 상호접속부를 포함한다. 하나 이상의 관통 바이어형 수직 상호접속부는 기판에 형성된 바이어, 유기 유전층 및 제1 도전층을 포함한다. 관통 바이어형 수직 상호접속부는 일반적으로 기판이 약 300℃ 미만의 온도에서 유지되는 동안에 제작된다. 관통 바이어형 수직 상호접속부는 적층체의 한 기판 상의 소자 및 회로를 다른 기판 상의 소자 및 회로에 전기적으로 연결하는 작용을 한다. 적층체의 기판은 모두 동일한 재료, 예를 들면 실리콘으로 형성될 수 있고, 또는 기판들은 전기적 및 전기광학적 접속을 수용하는 비유사한 재료로 형성될 수 있다. 또한, 다중 기판 장치는 다중 기판 반도체 장치 전체를 통한 열 유동을 위한 연속 통로를 제공하는 관통 바이어형 열 싱크 구조체를 포함할 수 있다.
따라서, 본 발명은 개선된 관통 바이어형 수직 상호접속부와 관통 바이어형 열 싱크를 제공한다. 관통 바이어형 상호접속부와 열 싱크를 형성하기 위해 사용되는 저온 처리는 능동 소자 및 관련 회로 소자의 형성 이후를 포함하여, 반도체 장치 제작의 임의의 시점에서 상호접속부와 열 싱크의 형성을 가능하게 한다. 본 발명의 관통 바이어형 수직 상호접속부는 상호접속 구조체를 형성하는 다양한 층의 균일한 두께를 보장하도록 제작된다. 이에 따라, 상호접속부는 기판 두께 대 상호접속부 직경이 약 10:1의 높은 종횡비로 형성된다.
이제, 본 발명의 바람직한 실시예가 도시되는 첨부된 도면을 참조하여 이하에서 본 발명을 더욱 상세히 설명하기로 한다. 그러나, 본 발명은 많은 다른 형태로 실시될 수 있고, 본 명세서에 설명된 실시예들에 제한되는 것으로 해석되어서는 안된다. 오히려, 이러한 실시예들은, 본 기재가 철저하고 완전하도록 제공되는 것이고, 기술 분야에서 숙련된 자들에게 본 발명의 범위를 완전하게 전달할 것이다. 전체적으로, 유사한 도면번호는 유사한 구성요소를 나타낸다.
도1은 본 발명의 실시예에 따른 관통 바이어형 수직 상호접속부(TVI)의 단면도이다. 관통 바이어형 수직 상호접속부(10)는 하나 이상의 바이어(14)가 내부에 형성된 기판(12)을 포함한다. 기판을 형성하기 위해 임의의 다른 적절한 기판 재료가 또한 사용될 수 있지만, 기판은 일반적으로 실리콘을 포함한다. 다른 적절한 기판 재료의 예는 갈륨 비화물, 세라믹 재료, 유리 재료 등을 포함한다. 본 발명은 기판 두께 대 바이어 직경 비가, 일반적으로 약 4:1 내지 약 10:1의 높은 종횡비로 형성된다. 예를 들어, 500 ㎛ 두께의 기판은 50 ㎛ 만큼 작은 직경을 갖는 바이어를 수용할 수 있다. 이러한 높은 종횡비는 바이어(14)의 내부벽(16) 내에 재료의 균일한 층을 제공하는 본 발명에 의해 가능하게 된다.
기판(12)의 표면과 하나 이상의 바이어(14)의 내부벽(16)은 그 위에 배치된 유기 유전층(18)을 갖는다. 본 발명의 바람직한 실시예에서, 유기 유전 재료는 파릴렌 C, N, 또는 D와 같은 파릴렌 재료를 포함한다. 선택적인 실시예에서, 저온(즉, 300℃ 미만)에서 균일한 증착 기술이 수행될 경우, 유전층은 산화물, 질화물 또는 다른 성분들로 형성될 수 있다. 유전층은 하나 이상의 관통 바이어형 수직 상호접속부의 도전성 요소와 기판 사이의 절연을 제공한다. 일반적으로, 유기 유전 재료는 저온 처리, 즉, 약 300℃ 미만, 바람직하게는, 약 200℃ 미만에서 처리하여 형성된다. 예를 들어, 진공 중합 반응과 결합되는 열분해 처리와 같은 기상 증착 기술이 약 200℃의 온도에서 유전층을 형성하기 위해 사용된다. 유전층은 일반적으로 약 500Å 내지 약 5000Å, 바람직하게는, 약 2000Å의 두께를 갖는다.
관통 바이어형 수직 상호접속부(10) 구조체는 또한 선택적인 확산차단층(20)을 포함할 수 있다. 확산 차단층은 이후에 형성되는 도전성 상호접속 재료의 열확산을 방지하기 위해 실시된다. 최종적인 장치가 고온 적용, 예를 들어, 자동차의 센서에서 사용될 때, 확산 차단층은 일반적으로 관통 바이어형 수직 상호접속부 구조체에서 실시된다. 저온 적용에서는, 본 발명의 상호접속부를 확산 차단층과 함께 구성하는 것이 필요하지 않을 수도 있다. 확산 차단층은 일반적으로 종래의 저온 CVD 또는 스퍼터링 기술을 사용하여 증착된다. 확산 차단층은 티타늄 질화물(TiN)과 같은 내화 금속 질화물 재료로 형성될 수 있다. 또한, 실리콘 질화물(SiNx), 탄탈륨 질화물(TaN), 하프늄 질화물(HfN) 등과 같은 다른 질화물 재료로 실시하는 것도 가능하다. 확산 차단층은 일반적으로 약 500Å 내지 약 5000Å, 바람직하게는, 약 2000Å의 두께를 갖는다.
또한, 유전층(18) 및 이후에 형성되는 도전성 상호접속 재료의 사이에 선택적인 접착-촉진 층(22)을 형성하는 것이 바람직할 수 있다. 기술 분야에서 통상의 기술을 가진 자에게 알려진 바와 같이, 구리 및 금과 같은 많은 도전성 재료는 불량한 접착 성질을 가져서, 구조체에서 인접층에 대한 적절한 접착을 보장하기 위해 접착 촉진제를 필요로 한다. 확산 차단층(20)을 필요로 하는 이러한 적용에서, 확산 차단층은 적절한 접착 촉진 성질을 제공할 수 있다. 그러나, 확산 차단층을 필요로 하지 않는 적용 또는 확산 차단층이 적절한 접착 촉진 성질을 제공하지 않는 적용에서는, 별도의 접착 촉진층을 제공하는 것이 필요할 수 있다. 접착 촉진층은 TiN 또는 임의의 적절한 재료로 형성될 수 있다. 접착 촉진층은 일반적으로 약 50Å 내지 약 200Å, 바람직하게는, 약 100Å의 두께를 갖는다. 접착 촉진층은 스퍼터링 또는 임의의 적절한 저온 처리로 형성된다.
관통 바이어형 수직 상호접속부(10)는 유기 유전층(18) 또는 필요할 경우에 확산 차단층(20) 또는 접착 촉진층(22) 상에 배치된 제1 도전층(24)을 포함한다. 큰 직경을 갖는 바이어에 있어서, 제1 도전층은 바이어를 완전하게 채우기 위해 이후에 형성되는 제2 도전층(26)을 위한 종자층으로서 작용할 수 있다. 제1 도전층은 일반적으로 유기 금속 화학적 증기 증착(MOCVD) 기술 또는 다른 임의의 적절한 저온 처리에 의해 형성된다. 제1 도전층은 구리, 금 또는 다른 임의의 적절한 도전성 재료를 포함할 수 있다. 제1 도전층은 일반적으로 약 0.5 ㎛ 내지 약 5 ㎛, 바람직하게는, 약 1 ㎛의 두께를 갖는다.
큰 바이어 구조에서, 선택적인 제2 도전층(26)으로 바이어를 완전하게 채우는 것이 필요할 수 있다. 제2 도전층의 처리는, 일반적으로 (도1에 도시되지 않은) 능동 소자로 이어지는 도전성 상호접속 접촉부를 형성하는 기판(12)의 표면 상의 영역(28)에 마스킹 작업이 형성된 후에 이루어진다. 제2 도전층은 일반적으로 전기화학적 증착 기술 또는 다른 임의의 적절한 저온 처리로 형성된다. 제2 도전층은 구리, 금 또는 임의의 적절한 도전성 재료를 포함할 수 있고, 일반적으로 제1 도전층을 형성하기 위해 사용된 재료와 동일하다. 제2 도전층의 두께는 대체로 충전을 필요로 하는 바이어의 직경으로 된다.
도2a 내지 도2d는 본 발명의 실시예를 제작하는 방법에 따른, 관통 바이어형 수직 상호접속 장치의 제조 공정의 다양한 단계의 단면도이다. 제작 공정은, 능동소자 및 회로 소자가 제작된 후에 관통 바이어형 수직 상호접속부가 기판 상에 형성되는 것을 가능하게 하는 저온 처리로 수행된다.
도2a는 하나 이상의 바이어(14)가 내부에 형성된 기판(12)의 단면도이다. 일반적으로, 바이어가 형성되는 기판 상의 영역을 형성하고 패터닝하기 위해 포토리소그래피 패터닝이 사용된다. 일단 패터닝 공정이 영역을 형성하면, 디프 리액티브 이온 에칭과 같은 에칭 공정이 기판 바이어를 통해 높은 종횡비를 생성하도록 수행된다.
도2b는 유전층(18) 및 선택적인 확산 차단층(20)을 형성한 후의 관통 바이어형 수직 상호접속 구조체의 단면도이다. 유전층은 약 300℃ 미만, 바람직하게는, 약 200℃ 미만의 온도에서 저온 처리하여 배치된다. 예를 들어, 상온의 중합 반응과 결합되는 열분해와 같은 기상 증착 기술이 약 200℃에서 유전층을 형성하도록 사용될 수 있다. 열분해는 단량체(monomer)를 증발시키고, 결합을 파괴시키도록 증기를 열분해 온도로 가열하고, 기판의 표면 상에 생성물을 응축시켜 중합체(즉, 표면 중합 반응)를 형성하는 단계를 포함한다. 공정에서의 증기가 약 300℃의 저온 임계치를 초과하는 동안에도, 기판 구조체는 저온(즉, 일반적으로 상온)에서 유지되어, 기판 중합 반응 공정을 용이하게 한다. 확산 차단층은 유기 금속 화학적 증기 증착(MOCVD), 이온 비임 스퍼터링 증착(IBSD) 또는 유사한 증착 공정과 같은 저온 처리 기술에 의해 배치된다.
도2c는 선택적인 접착 촉진층(22)과 제1 도전층(24)의 형성 후의 관통 바이어형 수직 상호접속 구조체의 단면도이다. 선택적인 접착 촉진층은 일반적으로 이후에 형성되는 도전층과 유전층 또는 확산 차단층 사이의 접착을 촉진시키도록 사용된다. 접착 촉진층은 종래의 스퍼터링 기술 또는 사용될 수 있는 임의의 다른 적절한 반도체 증착 기술에 의해 배치될 수 있다. 제1 도전층은 MOCVD, IBSD 또는 유사한 반도체 처리 기술과 같은 저온 처리 기술을 사용하여 배치된다. 큰 직경을 갖는 바이어에 있어서, 제1 도전층은 바이어를 완전하게 채우는 제2 도전층의 이후의 처리를 위한 종자층을 형성한다.
도2d는 제2 도전층(26), 평탄화 층 및 선택적인 패시베이션(passivation) 층(30)의 형성 후의 관통 바이어형 수직 상호접속 구조체의 단면도이다. 패시베이션 층은 회로부 및 소자들을 보호하는 것을 돕는다. 패시베이션 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 폴리이미드 또는 벤조시클로부텐(benzocyclobutene)(BCB)과 같은 적절한 무기 또는 유기 재료로 제작될 수 있다. 패시베이션 층은 일반적으로 약 0.5 ㎛ 내지 약 8.0 ㎛의 두께를 갖는다.
제2 도전층(26)이 배치된 후, 제2 도전층의 아래에 놓이지 않는 제1 도전층(24)의 영역들은 제거된다. 일반적으로, 화학적 연마 공정이 제1 도전층의 이러한 부분들을 제거하기 위해 사용된다. 연마 공정은 유전층(18), 확산 차단층(20) 또는 도2d에 도시된 접착 촉진층(22)을 다시 노출시킨다. 제거/연마 공정에 이어서, 선택적인 패시베이션 층이 유전층(18), 확산 차단층(20) 또는 도2d에 도시된 접착 촉진층(22)의 노출 영역 상에 배치된다. 일반적으로, 패시베이션 층은 벤조시클로부텐(BCB)과 같은 유기 유전 재료 또는 실리콘 산질화물과 같은 유기 유전 재료를 포함한다.
도3은 본 발명의 실시예에 따른 관통 바이어형 수직 상호접속 장치를 제작하도록 수행된 처리 단계의 흐름도이다. 제작 공정은 전체적으로 저온 처리를 제공하여, 기판 상에 능동 회로 소자의 제작 후에 바이어가 형성되는 것을 가능하게 한다. 단계 100에서, 하나 이상의 바이어가 기판에 형성되고, 높은 종횡비를 갖는 바이어를 형성하기 위해 일반적으로 디프 리액티브 이온 에칭 등과 같은 에칭 공정이 사용된다.
단계 110에서, 유기 유전층은 기판 상에 그리고 하나 이상의 바이어의 내부 표면에 배치된다. 유전 재료는 일반적으로 유기 유전층이 증착되는 동안, 기판이 약 300℃ 미만의 온도로 유지되게 하는 저온 처리에 의해 배치된다. 예를 들어, 열분해 처리가 사용되면, 단량체는 증발하고, 증기는 열분해 온도로 가열되고, 기판 상에서는 표면 중합 반응이 일어난다.
선택적인 단계 120에서, 확산 차단층이 유전층에 배치된다. 확산 차단층은 도전성 상호접속 재료의 열 확산을 방지한다. 확산 차단층은, 일반적으로 최종적인 장치가 고온 적용에서 실시될 경우에 필요하다. 저온 적용에서는, 확산 차단층을 사용하는 것이 필요하지 않을 수 있다. 선택적인 단계 130에서, 접착 촉진층이 유전층 또는 확산층에 배치된다. 접착 촉진층은 유전층 또는 확산 차단층과 이후에 형성되는 도전층 사이의 접착을 촉진하기 위해 필요할 수 있다. 일반적으로, 구리, 금 등과 같은 도전층 재료는 하부층에 충분히 접착되기 위해 접착 촉진층을 필요로 한다. 확산 차단층과 접착 촉진층은 일반적으로 기판이 약 300℃ 미만의온도에서 유지되게 하는 저온 처리에 의해 배치된다.
단계 140에서, 제1 도전성 상호접속층은 유전층(또는, 확산 차단층 또는 접착 촉진층과 같은 중간층) 상에 배치된다. 제1 도전성 상호접속층은, 도전성 상호접속층이 기판의 제1의 대체로 편평한 표면과 기판의 제2의 대체로 편평한 표면 사이에 관통 바이어형 전기적 상호접속부를 형성하도록 배치된다. 제1 도전층은, 일반적으로 기판이 약 300℃ 이하의 온도에서 유지되게 하는 저온 처리에 의해 형성된다. 예를 들어, 제1 도전층이 MOCVD 공정 기술 등에 의해 형성될 수 있다.
선택적인 단계 150 및 160에서, 리소그래피 패터닝이 실시되어, 포토레지스트가 배치되고 패터닝되고 마스킹되어, 바이어 영역 및 바이어로부터 이어지는 도전성 접촉부를 형성한다. 관통 바이어형 수직 상호접속부가 큰 바이어 직경을 갖는 예에서는, 제2 도전층이 바이어를 완전하게 채우도록 배치된다. 제2 도전층은, 일반적으로 기판이 약 300℃ 미만의 온도에서 유지되게 하는 저온 처리에 의해 형성된다. 예를 들어, 제2 도전층은 종래의 전기도금 기술 등에 의해 형성될 수 있다.
도4는 본 발명의 선택적인 실시예에 따른, 관통 바이어형 수직 상호접속부와 함께 제작될 수 있는 열 싱크 구조체의 단면도이다. 반도체 기판(10)은 내부에 하나 이상의 열 싱크 구멍(40)을 형성한다. 열 싱크 구멍은 종래의 화학적 에칭 또는 기계 가공 방법을 사용하여 기판에 개구를 생성하여 형성될 수 있다. 본 발명의 일 실시예에서, 구멍은 관통 웨이퍼 비등방성 화학적 에칭 기술로 형성된다. 열 싱크 구멍은 일반적으로 도4와 도5에 도시된 관통 웨이퍼 상호접속 바이어(42)를 형성하는 동일한 에칭 공정 동안에 형성된다.
도4에 도시된 실시예에서, 열 싱크 구조체(44)는 기판의 두께에 대하여 표면 영역을 최대로 노출시키도록 다지식(multi-branch) 구성으로 설계된다. 또한, 다지식 구성은, 열 싱크 구조체가 기판 상에 형성된 하나 이상의 전력 발산 반도체 장치(46)를 둘러싸게 한다.
기판(10)에 열 싱크 구멍(40)을 형성한 후에, 구멍들은 적절한 금속 재료, 바람직하게는, 니켈, 구리 등과 같은 열 전도성 재료로 채워진다. 종래의 화학적 또는 기계적 증착 기술은 일반적으로 열 싱크 구멍(40)을 열 전도성 재료로 충전하여 열 싱크 구조체(44)를 형성하도록 사용된다. 예를 들어, 열 싱크 구멍을 채우기 위해 종래의 전기도금 기술이 사용될 수 있다. 이와 관련하여, 열 전도성 재료로 구멍을 채우는 단계는 도전성 상호접속 바이어(42)를 형성하도록 사용되는 제1 및/또는 제2 도전층 처리 단계에 의해 수행된다.
열 싱크 구조체는 일반적으로 펠티어(Peltier) 장치 또는 (도1과 도2에 도시되지 않은) 다른 열전기적 모듈과 같은 외부 냉각 장치에 열적으로 그리고 기계적으로 연결된다. 냉각 장치는 기판 상에 형성된 전자 장치(들)의 작동 온도보다 매우 낮은 온도에서 열 싱크의 금속 요소를 유지하도록 작용한다. 자연적인 전도에 의해, 열은 더 높은 온도 영역, 즉 전력 발산 반도체 장치(46)로부터 더 낮은 온도 영역, 즉 관통 바이어형 열 싱크 구조체로 흐른다. 그 다음, 열 싱크 구조체는 열을 외부 냉각 장치로 전달한다.
도6은 본 발명의 실시예에 따른, 관통 바이어형 수직 상호접속부 및 관통 기판 열 싱크를 합체한 다중 기판 적층체의 단면도이다. 도시된 실시예는 능동 소자를 갖는 세 개의 적층 기판(200, 210, 220), 능동 소자를 연결하는 관통 바이어형 수직 상호접속부, 전체적인 다중 기판 구조체 내에 열을 발산하는 관통 바이어형 열 싱크 구조체를 포함한다. 기판은 균일한 통합을 제공하는 유사한 재료(즉, 모두 실리콘 기판)일 수 있다. 이와 달리, 기판은 이종의 통합을 제공하는 비유사 재료(즉, 실리콘 기판 및 광학적 재료 기판)일 수 있다. 도6에 도시된 실시예에서, 제1 기판(200)은 제1 재료를 포함하고, 제2 및 제3 기판(210, 220)은 제1 재료와 다른 제2 재료를 포함한다.
도시된 실시예에서, 제1 기판(200)은 제1 기판에 형성된 능동 소자(240)를 제2 기판(210)에 형성된 능동 소자(250)로 전기적으로 연결하는 작용을 하는 관통 바이어형 수직 상호접속부(230)를 갖는다. 예를 들어, 제1 기판은 센서 또는 검출기 형태의 능동 소자를 가질 수 있고, 이러한 소자는 바이어를 통해 제2 기판의 증폭기와 같은 아날로그 소자로 연결된다. 제2 기판(210)은 제2 기판에 형성된 능동 소자(270)를 제3 기판에 형성된 능동 소자(280)로 연결하는 작용을 하는 관통 바이어형 수직 상호접속부(260)를 갖는다. 예를 들어, 제2 기판은 증폭기와 같은 아날로그 소자를 가질 수 있고, 이러한 소자는 바이어를 통해 제3 기판에 형성된 처리 장치 또는 다중 통신 장치로 연결된다.
또한, 제1 기판(200)은 제2 기판(210)에 형성된 열 싱크 구조체(300)와 대체로 정렬되어 연결되는 관통 바이어형 열 싱크(290)를 갖는다. 대체로 정렬된 경로는 하부의 제3 기판(220), 그리고 (도6에 도시되지 않은) 관련된 외부 냉각 장치및/또는 열 방출 영역으로 연속적인 열 흐름 통로를 제공한다. 도시된 실시예에서, 열 싱크 구조체는 연속 통로를 제공하도록 대체로 정렬되지만, 또한 부분적으로 정렬되거나 또는 정렬되지 않은 열 싱크 구성을 제공하도록 열 싱크 구조를 제작하거나 웨이퍼를 적층하는 것이 가능하다. 일반적으로, 다중 기판 적층체의 예는 (도6에 도시되지 않은) 외부 냉각 장치로의 열 흐름을 가능하게 하는 관통 바이어형 열 싱크 구조체를 포함한다. 외부 냉각 장치는 제3 기판(220) 상에 위치되거나 또는 다중 기판 적층체에 대체로 근접하여 위치될 수 있다.
적층된 기판 구성의 개개의 기판은 개별적으로 제작되고, 그후 종래의 납땜, 접착 결합 과정 또는 인접하는 기판을 연결하는 다른 적절한 수단으로 서로 연결된다. 도6에 도시된 실시예에서, 접착층(310)이 제1 및 제2 기판과 제2 및 제3 기판 사이에 제공된다. 접착층은 능동 요소, 관통 웨이퍼 상호접속부 및 열 싱크 상의 기판에 형성된 패시베이션 층(320) 및 기판의 이면에 부착된다.
도7은 본 발명의 실시예에 따른 관통 바이어형 수직 상호접속부를 합체한 다중 기판 적층체의 단면도이다. 도시된 실시예는 능동 소자 및 상기 능동 소자를 연결하는 관통 바이어형 수직 상호접속부를 갖는 두 개의 적층된 기판(400, 410)을 포함한다. 제1 기판(400)은 내부에 형성된 세 개의 관통 바이어형 수직 상호접속부(420, 430, 440)를 갖는다. 세 개의 관통 바이어형 수직 상호접속부는 광전기적 소자(450, 460)에 대한 전기 접속을 제공한다. 일 실시예에서, 제1 기판은 갈륨-비화물(GaAs)을 포함하고, 광전기적 소자는 수직 공진기형 면발광 레이저(vertical cavity surface emitting laser; VCSEL) 또는 발광 다이오드(LED)와 같은 방사 장치이다. VCSEL 또는 LED는 제1 기판의 표면 상에 배열 구성으로 배치될 수 있다. 제2 기판(410)은 초대규모 집적회로(VLSI)의 부품으로서 그 위에 배치된 능동 회로소자(470, 480)를 갖는다. 일 실시예에서, 제2 기판은 실리콘을 포함하고, 능동 회로소자는 센서를 포함한다. 도7에 도시된 실시예의 제1 및 제2 기판은 땜납 범프(bump)(490)를 통해 연결된다. 땜납 범프는 제2 기판 상에 형성된 접촉 패드(500) 및 관통 바이어형 수직 상호접속부(420, 430, 440)와 접촉한다. 땜납 범프는 단지 예로서 도시되고 있고, 또한 접착 결합 등과 같이 기판을 연결하는 다른 수단이 본 명세서에 개시된 발명적 개념으로부터 벗어나지 않고 실시될 수 있다. 도7에 도시된 구성은 조절 가능한 어레이의 광전자 장치를 제공하고 와이어 결합 및 표면 리드선을 제거하여, 상호접속 인덕턴스 및 커패시턴스를 감소시킨다.
따라서, 본 발명은 개선된 관통 바이어형 수직 상호접속부 및 관통 바이어형 열 싱크와 상호접속부 및 열 싱크를 제작하는 관련 방법을 제공한다. 파릴렌 화합물과 같은 유기 유전 재료를 결합함으로써, 저온 처리는 전체 제작 공정을 통해 유지된다. 관통 바이어형 상호접속부 및 열 싱크를 형성하기 위해 사용되는 저온 처리는 능동 소자 및 이와 관련된 회로 소자의 형성 이후를 포함하여, 반도체 장치 제작의 임의의 시점에서 상호접속부 및 열 싱크의 형성을 가능하게 한다. 본 발명의 관통 바이어형 수직 상호접속부는 상호접속 구성을 형성하는 여러 층의 균일한 두께를 보장하도록 제작된다. 이에 따라, 상호접속부는 기판 두께 대 상호접속부 직경이 약 4:1 내지 약 10:1의 높은 종횡비로 형성된다. 상호접속부와 열 싱크는 다중 기판 구성에서 높은 효용성을 갖는다. 이들은 적층 기판 사이에서 간단한 전기적 접속 수단을 제공하여, 불필요한 전기적 결합 와이어를 제거하고 비유사한 재료 형태의 기판이 적층되는 것을 촉진한다.
본 발명의 많은 변경 및 다른 실시예들이 상기의 설명 및 이와 관련된 도면에 제시된 교시의 이점을 갖는다는 것을 본 발명이 속하는 기술 분야에서 숙련된 자들은 알 수 있다. 따라서, 본 발명은 본 명세서에 개시된 특정 실시예들에 제한되지 않고, 변경 및 다른 실시예들이 첨부된 청구범위의 범위에 포함된다는 것을 이해할 수 있다. 본 명세서에서 특정 용어들이 사용되었지만, 이러한 용어들은 포괄적이고 설명적으로 사용된 것이고, 제한하려는 목적으로 사용된 것은 아니다.

Claims (27)

  1. 기판의 제1의 대체로 편평한 표면으로부터 기판의 제2의 대체로 편평한 표면으로 연장되는 바이어 표면을 형성한 적어도 하나의 바이어를 내부에 형성한 기판과,
    적어도 하나의 바이어의 바이어 표면 상에 배치되는 유기 유전층과,
    유전층 상에 배치되고, 기판의 제1의 대체로 편평한 표면과 기판의 제2의 대체로 편평한 표면 사이에서 관통 바이어형 수직 상호접속부를 형성하는 제1 도전층을 포함하는 관통 바이어형 수직 상호접속 장치.
  2. 제1항에 있어서, 유기 유전층은 파릴렌 재료를 포함하는 관통 바이어형 수직 상호접속 장치.
  3. 제1항에 있어서, 유전층과 제1 도전층 사이의 적어도 하나의 바이어의 바이어 표면 상에 배치되는 확산 차단층을 더 포함하는 관통 바이어형 수직 상호접속 장치.
  4. 제3항에 있어서, 확산 차단층은 질화물 재료를 포함하는 관통 바이어형 수직 상호접속 장치.
  5. 제1항에 있어서, 제1 도전층 상에 배치되는 제2 도전층을 더 포함하고, 제2 도전층은 대체로 적어도 하나의 바이어를 채우는 관통 바이어형 수직 상호접속 장치.
  6. 제1항에 있어서, 유기 유전층과 제1 도전층은 기판이 약 300℃ 미만의 온도로 유지되는 동안에 배치되는 관통 바이어형 수직 상호접속 장치.
  7. 관통 바이어형 수직 상호접속부를 제작하는 방법이며,
    기판의 제1의 대체로 편평한 표면으로부터 기판의 제2의 대체로 편평한 표면으로 연장되는 바이어 표면을 형성한 적어도 하나의 바이어를 기판에 형성하는 단계와,
    적어도 하나의 바이어의 바이어 표면 상에 유기 유전층을 배치하는 단계와,
    제1 도전성 상호접속층이 기판의 제1의 대체로 편평한 표면과 기판의 제2의 대체로 편평한 표면 사이에서 관통 바이어형 수직 상호접속부를 형성하도록, 유전층 상에 제1 도전성 상호접속층을 배치하는 단계와,
    유기 유전층과 제1 도전층을 배치하는 동안에 기판을 약 300℃ 미만의 온도로 유지하는 단계를 포함하는 방법.
  8. 제7항에 있어서, 적어도 하나의 바이어의 바이어 표면 상에 유전층을 배치하는 단계는 열분해 처리 및 상온 중합 반응에 의해 배치하는 단계를 더 포함하는 방법.
  9. 제7항에 있어서, 유전층 상에 제1 도전성 상호접속층을 배치하는 단계는 유기 금속 화학 증기 증착(MOCVD) 공정에 의해 배치하는 단계를 더 포함하는 방법.
  10. 제7항에 있어서, 기판에 적어도 하나의 바이어를 형성하는 단계는 디프 리액티브 이온 에칭에 의해 적어도 하나의 바이어를 형성하는 단계를 더 포함하는 방법.
  11. 제7항에 있어서, 적어도 하나의 바이어의 바이어 표면 상의 확산 차단층을 유전층과 제1 도전성 상호접속층 사이에 배치하는 단계를 더 포함하는 방법.
  12. 제7항에 있어서, 제1 도전성 상호접속층을 배치하는 단계 전에, 적어도 하나의 바이어의 바이어 표면 상에 접착 촉진층을 배치하는 단계를 더 포함하는 방법.
  13. 제7항에 있어서, 제2 도전성 상호접속층이 대체로 적어도 하나의 바이어를 채우도록 제1 도전성 상호접속층 상에 제2 도전성 상호접속층을 배치하는 단계를 더 포함하는 방법.
  14. 기판의 제1의 대체로 편평한 표면으로부터 기판의 제2의 대체로 편평한 표면으로 연장되는 바이어 표면을 형성한 적어도 하나의 바이어를 내부에 형성한 기판과,
    기판이 약 300℃ 미만의 온도로 유지되는 동안에, 적어도 하나의 바이어의 바이어 표면 상에 배치되는 유기 유전층과,
    유전층 상에 배치되고, 기판의 제1의 대체로 편평한 표면과 기판의 제2의 대체로 편평한 표면 사이에 관통 바이어형 수직 상호접속부를 형성하는 제1 도전층을 포함하고,
    제1 도전층과 유기 유전층은 기판이 약 300℃ 미만의 온도로 유지되는 동안에 배치되는 관통 바이어형 수직 상호접속 장치.
  15. 제14항에 있어서, 유전층은 파릴렌 재료를 포함하는 관통 바이어형 수직 상호접속 장치.
  16. 제14항에 있어서, 유전층과 제1 도전층 사이에 적어도 하나의 바이어의 바이어 표면 상에 배치되는 확산 차단층을 더 포함하는 관통 바이어형 수직 상호접속 장치.
  17. 제16항에 있어서, 확산 차단층은 질화물 재료를 포함하는 관통 바이어형 수직 상호접속 장치.
  18. 제14항에 있어서, 제1 도전층 상에 배치되는 제2 도전층을 더 포함하고, 제2 도전층은 대체로 적어도 하나의 바이어를 채우는 관통 바이어형 수직 상호접속 장치.
  19. 하나 이상의 제1 기판 관통 바이어형 수직 상호접속부를 내부에 형성한 제1 기판과,
    대체로 제1 기판의 하부에 놓이고 제1 기판에 부착되는 제2 기판을 포함하고,
    제1 기판 관통 바이어형 수직 상호접속부는 제1 기판에 형성되는 바이어, 바이어에 배치되는 유기 유전층, 유기 유전층 상에 배치되는 제1 도전층을 포함하고,
    제2 기판은 그 위에 형성된 전기적 회로 소자를 갖고, 상기 회로 소자는 하나 이상의 제1 기판 관통 바이어형 수직 상호접속부에 의해 제1 기판과 전기적으로 연통되는 다중 기판 반도체 장치.
  20. 제19항에 있어서, 제1 기판은 제1 재료를 포함하고, 제2 기판은 제2 재료를 포함하는 다중 기판 반도체 장치.
  21. 제19항에 있어서, 제1 및 제2 기판은 제1 재료를 포함하는 다중 기판 반도체 장치.
  22. 제19항에 있어서, 제1 기판은 기판 접합 기술에 의해 제2 기판에 부착되는 다중 기판 반도체 장치.
  23. 제19항에 있어서, 제1 기판은 땜납 범프에 의해 제2 기판에 부착되는 다중 기판 반도체 장치.
  24. 제19항에 있어서, 제1 기판은 제1 기판 관통 바이어형 열 싱크 구조체를 더 포함하고, 제1 기판 관통 바이어형 열 싱크 구조체는 제1 기판에 형성되는 바이어, 바이어 내에 배치되는 유기 유전층, 유기 유전층 상에 배치되는 제1 도전층을 포함하는 다중 기판 반도체 장치.
  25. 제19항에 있어서, 대체로 제1 기판의 상부에 놓이고 제1 기판에 부착되는 제3 기판을 더 포함하고, 제3 기판은 내부에 형성된 하나 이상의 제3 기판 관통 바이어형 수직 상호접속부를 갖는 다중 기판 반도체 장치.
  26. 제25항에 있어서, 제1 기판은 전기적 회로 소자를 더 포함하고, 하나 이상의 제3 기판 관통 바이어형 수직 상호접속부는 제1 기판 상의 전기적 회로 소자와 제3 기판 사이의 전기적 연통을 제공하는 다중 기판 반도체 장치.
  27. 제25항에 있어서, 제3 기판에 배치된 제3 기판 관통 바이어형 열 싱크 구조체와, 제1 기판에 배치된 제1 기판 관통 바이어형 열 싱크 구조체를 더 포함하고, 제1 및 제3 기판 관통 바이어형 열 싱크 구조체는 다중 기판 반도체 장치 전체를 통한 열 유동을 위한 연속 통로를 제공하는 다중 기판 반도체 장치.
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