KR20040059915A - Method of manufacturing semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 스크라이브 레인 영역에 정렬키를 구비한 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device having an alignment key in the scribe lane region.
일반적으로, 반도체 소자는 다수개의 노광 마스크가 중첩 사용되는 복잡한 공정을 거쳐 제조되고, 공정 단계별로 사용되는 노광 마스크들 간의 정렬은 특정 형상의 마크, 즉 정렬키(alignment key) 또는 포토키(photo key)를 기준으로 이루어진다.In general, a semiconductor device is manufactured through a complicated process in which a plurality of exposure masks are overlapped and used, and the alignment between the exposure masks used in each step is performed by a mark of a specific shape, that is, an alignment key or a photo key. ) Is made based on
이러한 정렬키는 웨이퍼에서 칩(chip)이 형성되지 않는 스크라이브 레인(scribe lane) 영역에 단차를 발생시켜 형성하는데, 예컨대 캐패시터 구조 형성시에는 희생막인 캐패시터 산화막에 캐패시터용 홀을 형성할 때 스크라이브 레인 영역에 단차를 발생시켜 정렬키를 형성하는 것이 필수이다.Such an alignment key is formed by generating a step in a scribe lane area in which no chip is formed in a wafer. For example, when forming a capacitor structure, a scribe lane is formed when a capacitor hole is formed in a capacitor oxide film as a sacrificial film. It is essential to form an alignment key by generating a step in the area.
그러나, 캐패시터 구조 형성 후 배선 형성에 따른 콘택플러그 물질인 티타늄/티타늄질화막(Ti/TiN) 및 텅스텐(W) 등의 화학기계연마(Chemical Mechanical Polishing; CMP) 공정시 절렬키의 단차에 의해 정렬키에서는 콘택플러그 물질이 측벽을 형성하고, 이 측벽은 후속 알루미늄(Al) 배선 형성 후 수행되는 세정공정시 정렬키로부터 이탈하여 칩영역의 배선 상부로 떨어져 배선간의 숏트(short)를 유발함으로써, 결국 소자의 불량을 야기시킨다.However, after the capacitor structure is formed, alignment keys are formed due to the step of the cutting key during the chemical mechanical polishing (CMP) process such as titanium / titanium nitride (Ti / TiN) and tungsten (W), which are the contact plug materials. In this case, the contact plug material forms a sidewall, which is separated from the alignment key in the cleaning process performed after the subsequent formation of the aluminum (Al) wiring, and falls to the upper portion of the wiring in the chip region, thereby causing a short between the wirings. Causes a failure.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 배선 형성 후 수행되는 세정공정시 스크라이브 레인 영역의 정렬키에서 플러그물질의 이탈을 효과적으로 방지하여 소자불량을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, a semiconductor device that can prevent device defects by effectively preventing the separation of the plug material from the alignment key of the scribe lane region during the cleaning process performed after the wiring formation Its purpose is to provide a method of manufacturing.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
※도면의 주요부분에 대한 부호의 설명※ Explanation of symbols for main parts of drawing
10 : 반도체 기판 11 : 비트라인10 semiconductor substrate 11 bit line
12, 19 : 층간절연막 13 : 스토리지노드 콘택12, 19: interlayer insulating film 13: storage node contact
14 : 질화막 15 : 캐패시터 산화막14 nitride film 15 capacitor oxide film
16 : 스토리지노드 전극 17 : 유전막16: storage node electrode 17: dielectric film
18 : 플레이트 전극 20 : 정렬키18 plate electrode 20 alignment key
21A : 플러그 21B : 측벽21A: Plug 21B: Sidewall
22 : 알루미늄막 23 : 포토레지스트 패턴22: aluminum film 23: photoresist pattern
100 : 캐패시터 구조100: capacitor structure
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 칩영역 및 스크라이브 레인 영역이 정의되고, 칩영역의 일 부분에는 캐패시터 구조가 형성되고 다른 부분에는 콘택 플러그가 형성되며, 스크라이브 레인 영역에는 정렬키가 형성되고 정렬키에는 상기 플러그 물질의 측벽이 형성되어 있는 반도체 기판을 준비하는 단계; 기판 전면 상에 배선 물질을 형성하는 단계; 배선물질을 패터닝하여 칩영역 상부 및 상기 스크라이브 레인 영역의 정렬키를 덮는 배선을 형성하는 단계; 및 기판을 세정하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성될 수 있다.According to an aspect of the present invention for achieving the above technical problem, the object of the present invention is a chip region and a scribe lane region is defined, a capacitor structure is formed in one portion of the chip region and the contact plug in the other portion Preparing a semiconductor substrate having an alignment key formed in a scribe lane region and a sidewall of the plug material formed in the alignment key; Forming a wiring material on the front surface of the substrate; Patterning the wiring material to form a wiring covering an upper portion of the chip region and an alignment key of the scribe lane region; And it can be achieved by a method of manufacturing a semiconductor device comprising the step of cleaning the substrate.
여기서, 플러그 물질은 텅스텐막과 티타늄막/티타늄질화막의 이중막으로 이루어진 배리어금속막으로 이루어지고, 배선물질은 알루미늄막으로 이루어지며, 세정은 NH4OH : CH3COOH : H2O를 이용하여 수행한다.Here, the plug material is made of a barrier metal film made of a double film of a tungsten film and a titanium film / titanium nitride film, the wiring material is made of an aluminum film, and cleaning is performed using NH 4 OH: CH 3 COOH: H 2 O. Perform.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 1a를 참조하면, 도시되지는 않았지만, 칩영역(Ⅰ) 및 스크라이브 레인 영역(Ⅱ)이 정의되고, 상부에 스크라이브 소자분리막, 트랜지스터, 제 1 층간절연막 등의 하부구조물이 형성된 반도체 기판(10) 상에 비트라인(11) 및 제 2 층간절연막(12)을 형성한다. 그 다음, 기판(10)의 일부가 노출되도록 제 2 층간절연막(12)을 식각하여 스토리지노드용 콘택홀을 형성하고, 콘택홀에 매립되도록 폴리실리콘막을 증착한 후, CMP 공정에 의해 폴리실리콘막을 분리하여, 칩영역(Ⅰ)에 스토리지노드(storage node) 콘택(13)을 형성한다. 그 다음, 기판 전면 상에 질화막(14) 및 캐패시터 산화막(15)을 순차적으로 형성하고, 캐패시터 산화막(15) 및 질화막(14)을 식각하여 칩영역(Ⅰ)에 캐패시터용 홀을 형성함과 동시에 스크라이브 레인 영역(Ⅱ)에 단차를 발생시켜 정렬키를 형성한다. 그 다음, 칩영역(Ⅰ)의 홀에 스토리지노드 전극(16)을 증착하고 분리시킨 후, 칩영역(Ⅰ) 일 부분의 캐패시터 산화막(15)을 제거하여 스토리지노드 전극(16)을 노출시킨 다음, 스토리지노드 전극(16) 표면에 유전막(17) 및 플레이트 전극(18)을 증착하고 패터닝하여 캐패시터 구조(100)를 형성한다. 이때, 스크라이브 레인 영역(Ⅱ)의 정렬키 측부에는 스토리지노드 전극(16) 및 플레이트 전극(18) 물질이 측벽을 형성한다. 그 다음, 기판 전면 상에 제 3 층간절연막(19)을 증착한다. 이때, 스크라이브 레인 영역(Ⅱ)에는 하부 정렬키의 단차에 의해 제 3 층간절연막(19)에 정렬키(20)가 형성된다.Referring to FIG. 1A, although not shown, a semiconductor substrate 10 having a chip region I and a scribe lane region II defined therein and a lower structure such as a scribe isolation layer, a transistor, and a first interlayer insulating layer formed thereon. The bit line 11 and the second interlayer insulating film 12 are formed on the substrate. Next, the second interlayer insulating film 12 is etched to expose a portion of the substrate 10 to form a contact hole for a storage node, and a polysilicon film is deposited to be filled in the contact hole, and then a polysilicon film is formed by a CMP process. Separately, a storage node contact 13 is formed in the chip region I. Next, the nitride film 14 and the capacitor oxide film 15 are sequentially formed on the entire surface of the substrate, and the capacitor oxide film 15 and the nitride film 14 are etched to form capacitor holes in the chip region I. A step is generated in the scribe lane area II to form an alignment key. Next, after depositing and separating the storage node electrode 16 in the hole of the chip region I, the capacitor oxide layer 15 of the portion of the chip region I is removed to expose the storage node electrode 16. The dielectric layer 17 and the plate electrode 18 are deposited and patterned on the storage node electrode 16 to form the capacitor structure 100. At this time, the storage node electrode 16 and the plate electrode 18 material forms sidewalls at the alignment key side of the scribe lane region II. Then, a third interlayer insulating film 19 is deposited on the entire surface of the substrate. At this time, in the scribe lane region II, an alignment key 20 is formed in the third interlayer insulating film 19 by a step of the lower alignment key.
도 1b를 참조하면, CMP 공정에 의해 제 3 층간절연막(19)을 전면식각하여 표면을 평탄화한다.Referring to FIG. 1B, the surface of the third interlayer insulating layer 19 is etched by a CMP process to planarize the surface.
도 1c를 참조하면, 칩영역(Ⅰ) 다른 부분의 캐패시터 산화막(15) 및 제 3 층간절연막(19)을 식각하여 배선용 콘택홀을 형성한다. 그 다음, 콘택홀 표면 및 제 3 층간절연막(19) 표면 상에 Ti/TiN의 이중막으로 이루어진 배리어금속막(미도시)을 증착하고, 배리어금속막이 형성된 콘택홀에 매립되도록 텅스텐막을 증착한 후, 텅스텐막과 배리어금속막을 CMP 공정에 의해 전면식각하여 콘택홀에만 매립된 콘택플러그(21A)를 형성한다. 이때, 스크라이브 레인(Ⅱ)의 정렬키(20)에서는 텅스텐막과 배리어금속막의 플러그 물질로 이루어진 측벽(21B)이 형성된다.Referring to FIG. 1C, a wiring contact hole is formed by etching the capacitor oxide film 15 and the third interlayer insulating film 19 in the other portion of the chip region I. Next, a barrier metal film (not shown) consisting of a Ti / TiN double layer is deposited on the contact hole surface and the third interlayer insulating film 19, and a tungsten film is deposited so as to be embedded in the contact hole where the barrier metal film is formed. The entire surface of the tungsten film and the barrier metal film is etched by a CMP process to form a contact plug 21A embedded only in the contact hole. At this time, in the alignment key 20 of the scribe lane II, a side wall 21B made of a plug material of a tungsten film and a barrier metal film is formed.
도 1d를 참조하면, 기판 전면 상에 배선 물질로서 알루미늄막(22)을 증착하고, 알루미늄막(22) 상부에 포토레지스트막을 도포하고 노광 및 현상하여, 칩영역(Ⅰ)의 일 부분 및 다른 부분뿐만 아니라 스크라이브 레인 영역(Ⅱ)의 정렬키를 덮도록 포토레지스트 패턴(23)을 형성한다.Referring to FIG. 1D, an aluminum film 22 is deposited as a wiring material on the entire surface of a substrate, and a photoresist film is coated, exposed and developed on the aluminum film 22 to thereby expose one part and the other part of the chip region I. In addition, the photoresist pattern 23 is formed to cover the alignment keys of the scribe lane region II.
그 다음, 도시되지는 않았지만, 포토레지스트 패턴(23)을 식각 마스크로하여 알루미늄막(22)을 식각하여 알루미늄 배선을 형성한 후, 상기 기판을 2 : 3 : 30 비율의 NH4OH : CH3COOH : H2O를 이용하여 세정한다. 이때, 스크라이브 레인 영역(Ⅱ)의 정렬키 상에 형성된 포토레지스트 패턴(23)에 의해 알루미늄 배선이 정렬키 상에도 형성됨에 따라 정렬키의 측벽(21B), 즉 텅스텐막 및 티타늄/티타늄질화막의 플러그 물질의 이탈이 발생되지 않는다.Next, although not shown, the aluminum film 22 is etched using the photoresist pattern 23 as an etching mask to form aluminum wiring, and then the substrate is NH 4 OH: CH 3 in a ratio of 2: 3: 30. Wash with COOH: H 2 O. At this time, as the aluminum wiring is formed on the alignment key by the photoresist pattern 23 formed on the alignment key of the scribe lane region II, the side wall 21B of the alignment key, that is, the plug of the tungsten film and the titanium / titanium nitride film No release of material occurs.
상기 실시예에 의하면, 칩영역 뿐만 아니라 스크라이브 레인 영역의 정렬키를 덮도록 알루미늄 배선을 형성하여, 후속 세정공정시 정렬키에 형성된 측벽, 즉텅스텐막 및 티타늄/티타늄질화막의 플러그 물질이 정렬키를 이탈하여 칩영역의 배선 상부로 떨어지는 현상을 방지함으로써, 배선간 쇼트 및 이에 따른 소자 불량 등을 효과적으로 방지할 수 있게 된다.According to the above embodiment, the aluminum wiring is formed to cover the alignment keys of the scribe lane region as well as the chip region, so that the plug material of the sidewalls formed on the alignment keys, that is, the tungsten film and the titanium / titanium nitride film, is used to replace the alignment keys in the subsequent cleaning process. By preventing the phenomena falling off the upper portion of the wiring in the chip region, it is possible to effectively prevent the short between the wiring and the resulting device defects.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
전술한 본 발명은 칩영역 뿐만 아니라 스크라이브 레인 영역의 정렬키를 덮도록 배선을 형성하여 후속 세정공정시 스크라이브 레인 영역의 정렬키에서의 플러그 물질 이탈을 효과적으로 방지함으로써, 배선간의 쇼트 및 이에 따른 소자 불량 등을 방지할 수 있으므로, 소자의 신뢰성 및 수율을 향상시킬 수 있다.According to the present invention, the wiring is formed to cover not only the chip region but also the alignment key of the scribe lane region, thereby effectively preventing the plug material from releasing from the alignment key of the scribe lane region during the subsequent cleaning process, so that short circuit between the wirings and device defects accordingly Since it can prevent, etc., the reliability and yield of an element can be improved.
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|---|---|---|---|
| KR1020020086420A KR20040059915A (en) | 2002-12-30 | 2002-12-30 | Method of manufacturing semiconductor device |
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| KR (1) | KR20040059915A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100568452B1 (en) * | 2004-09-23 | 2006-04-07 | 삼성전자주식회사 | method of fabricating semiconductor device having alignment key and semiconductor device fabricated thereby |
| KR100847642B1 (en) * | 2007-08-10 | 2008-07-21 | 주식회사 동부하이텍 | Photo key treatment method for preventing particle |
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2002
- 2002-12-30 KR KR1020020086420A patent/KR20040059915A/en not_active Application Discontinuation
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