KR20040017905A - Method for forming metal pattern of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 금속 패턴 형성방법에 관한 것으로, 보다 상세하게는 하부 비아 상에 안정적으로 상부 패턴을 형성하는 반도체 소자의 금속 패턴 형성방법에 관한 것이다.The present invention relates to a method of forming a metal pattern of a semiconductor device, and more particularly, to a method of forming a metal pattern of a semiconductor device to stably form an upper pattern on a lower via.
급속도로 발전하는 정보화 사회에 있어서 대량의 정보를 보다 빠르게 처리하게 위해 데이터 전송속도가 높은 고집적 디바이스가 요구되고 있다. 고속으로 데이터를 전송시킬 만큼 소자의 성능을 개선시키기 위해서는 저항이 작은 금속으로 배선을 형성하여야 한다.In a rapidly developing information society, a high-integration device having a high data transfer rate is required to process a large amount of information faster. In order to improve the device's performance enough to transfer data at high speeds, wiring should be made of metal with low resistance.
일반적으로, 고속 동작 및 고집적 소자의 차세대 배선 공정으로 다마신 패턴식각 공정이 현재 급속한 속도로 개발되고 있다. 미국 공개 특허 6,309,964 B1에 다마신 패턴 공정이 개시되어 있다.In general, the damascene pattern etching process is currently being developed at a rapid speed as a next generation wiring process for high speed operation and high integration devices. US Pat. No. 6,309,964 B1 discloses a damascene pattern process.
다마신 패턴 식각 공정은 금속 배선 형성시 금속막에 대해 직접적으로 사진 식각 공정을 행하지 못하는 금속의 경우에 적용된다. 패턴을 미리 형성하고 상기 패턴 상에 금속막을 형성한 후, 통상적인 평탄화 공정에 의해 상기 패턴의 형상에 따라 배선을 형성하는 공정이다. 상기 다마신 패턴 공정은 싱글(single) 다마신 패턴 공정과 듀얼(dual) 다마신 패턴 공정으로 나눌 수 있다. 듀얼 다마신 패턴 공정은 비아와 금속 배선을 동시에 형성하는 공정이다. 실글 다마신 패턴 공정은 상기 듀얼 다마신 패턴 공정을 적용하기 어려운 경우에 적용하며, 비아를 먼저 형성한 후, 금속 배선을 후속에 형성하는 공정이다. 그런데, 소자의 동작 속도는 시정수 지연 시간(RC delay time)으로 결정되므로 소자의 동작 속도를 증대시키기 위해서는 저항이 낮은 금속을 배선 재료로 사용하여야 한다. 따라서, 배선의 금속 재료로 여러 가지 금속을 사용하고 있으며, 현재 저항이 낮은 구리(Cu)가 널리 적용되고 있다.The damascene pattern etching process is applied to a metal in which a photolithography process cannot be performed directly on the metal film when the metal wiring is formed. After forming a pattern in advance and forming a metal film on the pattern, a wiring is formed in accordance with the shape of the pattern by a conventional planarization process. The damascene pattern process may be divided into a single damascene pattern process and a dual damascene pattern process. The dual damascene pattern process is a process for simultaneously forming vias and metal wires. The single damascene pattern process is applied when it is difficult to apply the dual damascene pattern process, and is a process of forming vias first and subsequently forming metal wirings. However, since the operation speed of the device is determined by a time delay delay time (RC delay time), in order to increase the operation speed of the device, a low resistance metal should be used as the wiring material. Therefore, various metals are used as the metal material of the wiring, and copper (Cu) having low resistance is widely applied.
그러나, 반도체 소자가 고집적화 되면서 디자인 룰(design rule)이 감소하여 미세하게 형성해야할 많은 패턴들의 오버랩 마진이 감소하게 된다. 따라서, 싱글 다마신 패턴 공정의 경우에는 통상의 사진 식각 공정에 의해 상부 금속을 패턴하게 되면, 하부에 이미 형성되어 있던 콘택이 노출되어 식각으로 손상을 입는 문제가 발생한다.However, as semiconductor devices are highly integrated, design rules are reduced, and the overlap margin of many patterns to be formed finely is reduced. Therefore, in the case of the single damascene pattern process, when the upper metal is patterned by a normal photolithography process, a contact that is already formed at the lower side is exposed to damage the etching.
예컨데, 싱글 다마신 패턴 공정에서 구리 비아를 형성한 후, 상부 금속 배선을 베리어 금속/알루미늄/베리어 금속의 순서로 적층하고 사진 식각 공정에 의해 금속 배선을 패터닝한다. 이때, 사진 공정 중에 얼라인이 맞지 않게 되면, 식각 공정 중에 하부의 구리 비아가 노출되어 에싱 및 세정 등의 공정을 거치면서 구리가 산화되거나 부식(corrosion)되어 비아 저항이 높아지거나 콘택 형성 자체가 이루어지지 않아 안정적으로 하부 배선 상에 상부 배선을 형성하지 못하고 소자의 불량을 초래하게 된다.For example, after forming copper vias in a single damascene pattern process, the upper metal wirings are stacked in the order of barrier metal / aluminum / barrier metal and the metal wiring is patterned by photolithography. At this time, if the alignment is not aligned during the photolithography process, the lower copper vias are exposed during the etching process, and the copper is oxidized or corroded during the process of ashing and cleaning, resulting in higher via resistance or contact formation. As a result, the upper wiring cannot be stably formed on the lower wiring, resulting in a defect of the device.
따라서, 본 발명의 목적은 안정적으로 하부 비아 상에 상부 패턴을 형성하기 위한 반도체 소자의 금속 패턴 형성방법을 제공하는 것이다.Accordingly, an object of the present invention is to provide a method of forming a metal pattern of a semiconductor device for stably forming an upper pattern on a lower via.
도 1a 내지 도 1f는 본 발명의 바람직한 실시예 1에 의한 반도체 소자의 금속 패턴 형성방법에 대한 것이다.1A to 1F illustrate a method of forming a metal pattern of a semiconductor device according to a first embodiment of the present invention.
도 2a 내지 도 2f는 본 발명의 바람직한 실시예 2에 의한 반도체 소자의 금속 패턴 형성방법에 대한 단면도이다.2A to 2F are cross-sectional views of a method of forming a metal pattern of a semiconductor device according to a second exemplary embodiment of the present invention.
상기한 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 형성된 제1 절연막에 제1 포토 마스크를 이용한 사진식각공정에 의해 제1 비아홀을 형성하는 단계, 상기 제1 비아홀에 제1 금속물을 매립하여 제1 비아를 형성하는 단계, 상기 제1 비아를 포함한 제1 절연막 상에 식각 저지막 및 제2 절연막을 순차적으로 형성하는 단계, 상기 제2 절연막 및 식각 저지막에 상기 제1 포토 마스크를 이용한 사진식각공정에 의해 상기 제1 비아의 상부면을 노출시키도록 제2 비아홀을 형성하는 단계, 상기 제2 비아홀을 매립하도록 상기 제2 비아홀을 포함한 제2 절연막 상에 제2 금속물을 도포하여 금속층을 형성하는 단계 및 상기 금속층을 제2 포토 마스크를 이용한 사진식각공정에 의해 패터닝하여 금속 패턴을 형성하는 단계를 포함한다.In order to achieve the above object, the present invention, forming a first via hole by a photolithography process using a first photo mask on a first insulating film formed on a semiconductor substrate, a first metal material buried in the first via hole Forming a first via, sequentially forming an etch stop layer and a second insulating layer on the first insulating layer including the first via, and using the first photo mask in the second insulating layer and the etch stop layer Forming a second via hole to expose an upper surface of the first via by a photolithography process, and coating a second metal material on a second insulating layer including the second via hole to fill the second via hole; And forming a metal pattern by patterning the metal layer by a photolithography process using a second photo mask.
상기한 목적을 달성하기 위하여 본 발명의 다른 방법은, 반도체 기판 상에 형성된 제1 절연막에 제1 포토 마스크를 이용한 사진식각공정에 의해 비아홀을 형성하는 단계, 상기 비아홀에 제1 금속물을 매립하여 비아를 형성하는 단계, 상기 비아를 포함한 제1 절연막 상에 식각 저지막 및 제2 절연막을 순차적으로 형성하는 단계, 상기 제2 절연막 및 식각 저지막에 상기 제2 포토 마스크를 이용한 사진식각공정에 의해 상기 비아의 상부면을 노출시키도록 트렌치를 형성하는 단계, 상기 트렌치를 매립하도록 상기 트렌치를 포함한 제2 절연막 상에 제2 금속물을 도포하여 금속층을 형성하는 단계 및 상기 금속층을 제2 포토 마스크를 이용한 사진식각공정에 의해 패터닝하는 단계를 포함한다.In order to achieve the above object, another method of the present invention includes forming a via hole by a photolithography process using a first photo mask on a first insulating film formed on a semiconductor substrate, and filling a first metal material in the via hole. Forming vias, sequentially forming an etch stop layer and a second insulating layer on the first insulating layer including the vias, and performing a photolithography process using the second photo mask on the second and etch stop layers Forming a trench to expose the top surface of the via, applying a second metal material on a second insulating film including the trench to fill the trench, and forming a metal layer; Patterning by the photolithography process used.
이와 같이, 하부에 형성된 비아와 상부 패턴을 연결하기 위해 중간 비아를 형성함으로써 구리가 산화되거나 부식되는 것을 방지하여, 소자의 불량을 감소시킬 수 있다.As such, by forming intermediate vias to connect the vias formed in the lower portion with the upper pattern, copper may be prevented from being oxidized or corroded, thereby reducing defects of the device.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
실시예 1Example 1
도 1a 내지 도 1f는 본 발명의 바람직한 실시예 1에 의한 반도체 소자의 금속 패턴 형성방법에 대한 것이다.1A to 1F illustrate a method of forming a metal pattern of a semiconductor device according to a first embodiment of the present invention.
도 1a를 참조하면, 반도체 기판(100) 상에 실리콘 질화막을 도포하여 제1 식각 저지층(110)을 형성한다. 상기 반도체 기판(100)은 액티브 영역과 필드 영역으로 구분되어 있을 수 있으며, 상기 기판(100) 상에는 반도체 소자의 종류에 따라,게이트 전극, 비트라인, 커패시터 등과 같은 도전성 패턴이 형성되어 있을 수 있다. 상기 제1 식각 저지층(110) 상에 불소 도핑된 실리콘 산화막(FSG:이하, "FSG"라고 한다.)을 도포하여 제1 절연막(120)을 형성한다. 상기 제1 절연막(120)의 일부 영역을 선택적으로 제1 포토 마스크를 이용하여 통상의 사진 식각 공정을 거쳐 제1 식각 저지층(110)까지 차례로 식각하여 상기 기판(100) 상부면을 노출시키도록 제1 비아홀들을 형성한다. 상기 기판(100) 상부면을 노출시키는 제1 비아홀들을 매립하도록 상기 제1 절연막(120) 전면에 걸쳐 구리로 이루어지는 제1 금속막(130)을 형성한다.Referring to FIG. 1A, a silicon nitride film is coated on a semiconductor substrate 100 to form a first etch stop layer 110. The semiconductor substrate 100 may be divided into an active region and a field region, and a conductive pattern such as a gate electrode, a bit line, a capacitor, or the like may be formed on the substrate 100 according to the type of semiconductor device. A fluorine doped silicon oxide film (FSG: hereinafter referred to as “FSG”) is coated on the first etch stop layer 110 to form a first insulating film 120. A portion of the first insulating layer 120 may be selectively etched sequentially through the photolithography process to the first etch stop layer 110 using a first photo mask to expose the upper surface of the substrate 100. First via holes are formed. A first metal layer 130 made of copper is formed on the entire surface of the first insulating layer 120 to fill the first via holes exposing the upper surface of the substrate 100.
도 1b를 참조하면, 상기 제1 금속막(130)을 통상의 화학 기계적 연마(Chemical Mechanical Polishing:CMP, 이하, "CMP"라고 한다.) 방법에 의해 상기 제1 절연막(120)의 상부면이 노출되도록 평탄화하여 제1 비아(130a,130b)를 형성한다. 상기 제1 비아(130a,130b)는 하부 기판(100)의 도전성 영역 또는 하부 기판(100) 상에 형성된 도전성 패턴과 연결되어 전기적 통로로 사용된다.Referring to FIG. 1B, the upper surface of the first insulating layer 120 may be formed by a conventional chemical mechanical polishing (CMP) method. Planarization is performed to expose the first vias 130a and 130b. The first vias 130a and 130b are connected to a conductive region of the lower substrate 100 or a conductive pattern formed on the lower substrate 100 and used as an electrical passage.
도 1c를 참조하면, 상기 제1 비아(130a, 130b)들을 포함하여 상기 제1 절연막(120) 상에 실리콘 질화막을 도포하여 제2 식각 저지층(140)을 형성한다. 상기 제2 식각 저지층(140) 상에 도핑되지 않은 실리콘 산화막(Undoped Silicate Glass:USG, 이하, "USG"라고 한다.)를 증착하여 제2 절연막(150)을 형성한다.Referring to FIG. 1C, a second etch stop layer 140 is formed by coating a silicon nitride layer on the first insulating layer 120 including the first vias 130a and 130b. An undoped silicon oxide film (USG, hereinafter referred to as USG) is deposited on the second etch stop layer 140 to form a second insulating layer 150.
도 1d를 참조하면, 상기 제2 절연막(150) 상에 포토 레지스트를 도포한다. 이어서, 상기 제1 비아(130a, 130b)들을 형성할 시 사용한 제1 포토 마스크를 사용하여, 상기 포토레지스트를 노광한다. 노광 공정이 완료되면, 상기 포토 레지스트를 현상하여 상기 제1 비아(130a, 130b)가 형성된 부분의 상부를 각각 노출시키는 포토 레지스트 패턴을 형성한다. 상기와 같이, 상기 제1 비아(130a, 130b) 형성시 사용한 동일한 제1 포토 마스크를 사용하여 패턴을 형성함으로써 제1 비아(130a, 130b)를 노출시킬 때 발생할 수 있는 미스 얼라인의 문제를 최소화한다.Referring to FIG. 1D, a photoresist is coated on the second insulating layer 150. Subsequently, the photoresist is exposed using a first photo mask used when the first vias 130a and 130b are formed. When the exposure process is completed, the photoresist is developed to form a photoresist pattern exposing the upper portions of the portions where the first vias 130a and 130b are formed, respectively. As described above, a pattern is formed using the same first photo mask used to form the first vias 130a and 130b to minimize the problem of misalignment that may occur when the first vias 130a and 130b are exposed. do.
상기 포토 레지스트 패턴을 식각 마스크로 하며 상기 제2 식각 저지층(140)을 종료점으로 하여 식각함으로써 제2 비아(135a,135b)를 통해 하부에 위치하는 각각의 제1 비아(130a, 130b)를 노출시킨다. 에싱 및 스트립 공정을 통해 상기 포토 레지스트 패턴을 제거한다.By etching the photoresist pattern as an etch mask and the second etch stop layer 140 as an end point, each of the first vias 130a and 130b disposed below the second via 135a and 135b is exposed. Let's do it. The photoresist pattern is removed through an ashing and stripping process.
도 1e를 참조하면, 상기 각각의 제2 비아(135a, 135b) 및 상기 제2 절연막(150) 상에 균일하게 탄탈륨 나이트라이드(TaN:이하, "TaN"라고 한다.)를 도포하여 하부막과의 접착력을 높일 수 있는 제1 베리어 메탈(160)을 형성한다. 상기 제1 베리어 메탈(160) 상부에 알루미늄, 티타늄(이하, "Ti"라고 한다.) 및 티타늄 나이트라이드(이하, "TiN"라고 한다.)를 차례로 적층하여 알루미늄으로 이루어진 제2 금속막(170) 및 Ti/TiN으로 이루어진 제2 베리어 메탈(180)을 형성한다.Referring to FIG. 1E, tantalum nitride (TaN: hereinafter referred to as “TaN”) is uniformly coated on each of the second vias 135a and 135b and the second insulating layer 150. To form a first barrier metal 160 to increase the adhesion of the. Aluminum, titanium (hereinafter, referred to as "Ti") and titanium nitride (hereinafter, referred to as "TiN") are sequentially stacked on the first barrier metal 160 to form a second metal film 170 made of aluminum. ) And a second barrier metal 180 made of Ti / TiN.
도 1f를 참조하면, 상기 제 2 베리어 메탈(180) 상에 제2 포토 마스크를 사용하여 통상의 사진 식각 공정을 통해 포토 레지스트 패턴을 형성한다. 상기 포토 레지스트 패턴은 상기 각각의 제1 비아(130a, 130b) 사이를 절연시키는 제2 절연막(150)을 포함하여 상기 제1 비아(130a,130b)가 형성된 상부영역에 형성된다. 상기 포토 레지스트 패턴을 식각 마스크로 하여 상기 노출된 제2 베리어 메탈(180)을 식각하고, 제2 금속막(170)을 식각한 후, 상기 제1 베리어 메탈(160)을 식각하여 상기 제 2 절연막(150) 상부면을 노출시킨다.Referring to FIG. 1F, a photoresist pattern is formed on the second barrier metal 180 through a conventional photolithography process using a second photo mask. The photoresist pattern is formed in an upper region in which the first vias 130a and 130b are formed, including a second insulating layer 150 that insulates the first vias 130a and 130b from each other. The exposed second barrier metal 180 is etched using the photoresist pattern as an etch mask, the second metal layer 170 is etched, and the first barrier metal 160 is etched to etch the second insulating layer. 150 expose the top surface.
에싱 및 스트립 공정을 거쳐 상기 포토 레지스트 패턴을 제거한다.The photoresist pattern is removed by an ashing and stripping process.
상기한 과정 중에 미스 얼라인이 발생하여 제1 비아(130a,130b) 및 제2 비아(135a,135b)가 서로 어긋나 상기 제1 비아(130a, 130b)가 노출되었더라도, 절연막이 상기 제1 비아(130a, 130b) 상에 존재하므로 상기 포토 레제스트 패턴을 제거하기 위한 공정시 상기 비아를 이루고 있는 구리가 산화되거나 부식되지 않는다.Although the misalignment occurs during the above process, the first vias 130a and 130b and the second vias 135a and 135b are shifted from each other so that the first vias 130a and 130b are exposed. 130a and 130b), the copper constituting the via is not oxidized or corroded in a process for removing the photoresist pattern.
실시예 2Example 2
도 2a 내지 도 2f는 본 발명의 바람직한 실시예 2에 의한 반도체 소자의 금속 패턴 형성방법에 대한 단면도이다.2A to 2F are cross-sectional views of a method of forming a metal pattern of a semiconductor device according to a second exemplary embodiment of the present invention.
실시예 2는 알루미늄 상부 금속 패턴 형성방법을 제외하고 상기 실시예 1과 동일하므로 중복되는 설명은 생락하기로 한다.Since Example 2 is the same as Example 1 except for the method of forming an aluminum upper metal pattern, overlapping descriptions will be omitted.
도 2a를 참조하면, 반도체 기판(100) 상에 실리콘 질화막, FSG을 도포하여 제1 식각 저지층(210) 및 제1 절연막(220)을 형성한다. 상기 제1 절연막(220) 및 제1 식각 저지층(210)을 제1 포토 마스크를 이용한 통상의 사진 식각 공정을 거쳐 상기 기판(200) 상부면을 노출시키도록 비아홀을 형성한다. 상기 기판(200) 상부면을 노출시키는 비아홀을 매립하도록 상기 제1 절연막(220) 전면에 걸쳐 구리로 이루어진 제1 금속막(230)을 형성한다.Referring to FIG. 2A, a silicon nitride film and an FSG are coated on the semiconductor substrate 100 to form a first etch stop layer 210 and a first insulating film 220. Via holes are formed on the first insulating layer 220 and the first etch stop layer 210 to expose the upper surface of the substrate 200 through a conventional photolithography process using a first photo mask. A first metal layer 230 made of copper is formed on the entire surface of the first insulating layer 220 to fill the via hole exposing the upper surface of the substrate 200.
도 2b를 참조하면, 상기 제1 금속막(230)을 CMP 방법에 의해 상기 제1 절연막(220)의 상부면이 노출되도록 평탄화하여 비아(230a,230b)를 형성한다.Referring to FIG. 2B, the first metal layer 230 is planarized to expose the top surface of the first insulating layer 220 by the CMP method to form vias 230a and 230b.
도 2c를 참조하면, 상기 비아(230a, 230b)를 포함하여 상기 제1 절연막(220)상에 실리콘 질화막을 도포하여 제2 식각 저지층(240)을 형성한다. 상기 제2 식각 저지층(240) 상에 USG를 증착하여 제2 절연막(250)을 형성한다.Referring to FIG. 2C, a second etch stop layer 240 is formed by coating a silicon nitride layer on the first insulating layer 220 including the vias 230a and 230b. USG is deposited on the second etch stop layer 240 to form a second insulating layer 250.
도 2d를 참조하면, 상기 제2 절연막(250) 상에 상기 각각의 비아(230a, 230b) 사이를 절연시키는 제2 절연막(250)을 포함한 비아(230a,230b)가 형성된 상부영역 상에 제2 포토 마스크를 이용한 통상의 사진 식각 공정을 거쳐 포토 레지스트 패턴을 형성한다.Referring to FIG. 2D, a second region is formed on an upper region in which vias 230a and 230b including a second insulating layer 250 are formed on the second insulating layer 250 to insulate the vias 230a and 230b from each other. The photoresist pattern is formed through a conventional photolithography process using a photomask.
상기 포토 레지스트 패턴을 식각 마스크로 하며 상기 제2 식각 저지층(240)을 종료점으로 하여 식각함으로써 하부에 위치하는 비아들 (230a, 230b) 및 제2 절연막(250) 상부를 노출시키도록 트렌치(235)를 형성한다. 상기 하나의 트렌치(235)에 비아들(230a, 230b) 및 제2 절연막(250) 상부가 모두 노출된다. 에싱 및 스트립 공정을 통해 상기 포토 레지스트 패턴을 제거한다.The photoresist pattern is used as an etch mask, and the second etch stop layer 240 is etched to be etched to expose the trenches 235 to expose the upper portions of the vias 230a and 230b and the second insulating layer 250. ). Both the vias 230a and 230b and the upper portion of the second insulating layer 250 are exposed in the one trench 235. The photoresist pattern is removed through an ashing and stripping process.
도 2e를 참조하면, 상기 트렌치(235) 및 상기 제2 절연막(250) 상에 균일하게 탄탈륨 나이트라이드(TaN:이하, "TaN"라고 한다.)를 도포하여 하부막과의 접착력을 높일 수 있는 제1 베리어 메탈(260)을 형성한다. 상기 제1 베리어 메탈(260) 상부에 알루미늄, 티타늄(이하, "Ti"라고 한다.) 및 티타늄 나이트라이드(이하, "TiN"라고 한다.)를 차례로 적층하여 알루미늄으로 이루어진 제2 금속막(270) 및 Ti/TiN으로 이루어진 제2 베리어 메탈(280)을 형성한다.Referring to FIG. 2E, tantalum nitride (TaN: hereinafter referred to as “TaN”) may be uniformly coated on the trench 235 and the second insulating layer 250 to increase adhesion to the lower layer. The first barrier metal 260 is formed. Aluminum, titanium (hereinafter, referred to as "Ti") and titanium nitride (hereinafter, referred to as "TiN") are sequentially stacked on the first barrier metal 260 to form a second metal film 270 made of aluminum. ) And a second barrier metal 280 made of Ti / TiN.
도 2f를 참조하면, 제2 베리어 메탈(280) 상에 포토 레지스트를 도포한다. 상기 트렌치(235)를 형성할 시 사용한 제2 포토 마스크를 사용하여 상기 트렌치(235)가 형성된 영역 상부에 형성된 상기 포토 레지스트를 노광시킨다. 이때, 상기 제2 포토 마스크 및 기판은 상기 트렌치(235)를 형성할 시 사용한 얼라인 키로 얼라인한다. 이어서, 상기 포토 레지스트를 현상하여 상기 트렌치(235)가 형성된 부분의 상부에 포토 레지스트 패턴을 형성한다.Referring to FIG. 2F, a photoresist is applied on the second barrier metal 280. The photoresist formed on the region where the trench 235 is formed is exposed by using a second photo mask used when the trench 235 is formed. In this case, the second photo mask and the substrate are aligned with the alignment key used when the trench 235 is formed. Subsequently, the photoresist is developed to form a photoresist pattern on the portion where the trench 235 is formed.
상기 포토 레지스트 패턴을 식각 마스크로 하여 상기 노출된 제2 베리어 메탈(280)을 식각하고, 제2 금속막(270)을 식각한 후, 상기 제1 베리어 메탈(260)을 식각하여 상기 제 2 절연막(250) 상부면을 노출시킨다.The exposed second barrier metal 280 is etched using the photoresist pattern as an etch mask, the second metal layer 270 is etched, and the first barrier metal 260 is etched to etch the second insulating layer. 250 exposes the top surface.
트렌치(235) 형성시 사용한 동일한 제2 포토 마스크를 사용함으로써 금속 배선 공정에서 발생할 수 있는 미스 얼라인의 문제를 최소화한다.By using the same second photo mask used to form the trench 235, the problem of misalignment that may occur in the metal wiring process is minimized.
에싱 및 스트립 공정을 거쳐 상기 포토 레지스트 패턴을 제거한다.The photoresist pattern is removed by an ashing and stripping process.
상기한 과정 중에 미스 얼라인이 발생하여 상기 트렌치(235)를 일부 노출시키도록 상기 포토 레지스트 패턴이 어긋나게 형성되더라도, 트렌치(235) 저면에 베리어 메탈(260) 및 제2 금속막(270)이 존재하므로 상기 포토 레제스트 패턴을 제거하기 위한 공정시 상기 비아(230a, 230b)를 이루고 있는 구리가 산화되거나 부식되지 않는다.Although a misalignment occurs during the above process and the photoresist pattern is shifted to partially expose the trench 235, the barrier metal 260 and the second metal layer 270 are present on the bottom of the trench 235. Therefore, the copper constituting the vias 230a and 230b is not oxidized or corroded during the process of removing the photo resist pattern.
상술한 바와 같이 본 발명에 의하면, 구리 배선을 형성하고 상기 구리 배선 상에 알루미늄 배선을 형성할 때, 일련의 공정에 있어서 2 단계에 동일한 포토 마스크를 사용하였다. 또한, 상기 구리 배선 상에 산화막을 사용하여 비아 또는 트렌치를 형성함으로써 상기 구리 배선 상에 알루미늄 배선을 형성하기 위한 공정에 의해 구리 배선을 산화시키거나 부식시키는 것을 방지하였다.As described above, according to the present invention, when forming copper wirings and forming aluminum wirings on the copper wirings, the same photomask was used in two steps in a series of processes. Further, by forming vias or trenches using oxide films on the copper wirings, the copper wirings were prevented from being oxidized or corroded by a process for forming aluminum wirings on the copper wirings.
이와 같이, 동일한 포토 마스크를 사용함으로써 미스 얼라인이 발생하는 것을 최소로 하며, 포토 마스크의 재활용으로 인해 비용을 절감할 수 있다. 또한, 미스 얼라인이 발생하더라고 산화막으로 구리를 보호하여, 소자의 불량을 줄임으로써 수율을 향상시킬 수 있다.In this way, the use of the same photo mask minimizes the occurrence of misalignment, and the cost can be reduced due to the recycling of the photo mask. Further, even if misalignment occurs, the yield can be improved by protecting copper with an oxide film and reducing defects of the device.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.
Claims (12)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020020049836A KR20040017905A (en) | 2002-08-22 | 2002-08-22 | Method for forming metal pattern of semiconductor device |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1020020049836A KR20040017905A (en) | 2002-08-22 | 2002-08-22 | Method for forming metal pattern of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040017905A true KR20040017905A (en) | 2004-03-02 |
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ID=37323586
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| KR1020020049836A KR20040017905A (en) | 2002-08-22 | 2002-08-22 | Method for forming metal pattern of semiconductor device |
Country Status (1)
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| KR (1) | KR20040017905A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7413972B2 (en) | 2004-12-22 | 2008-08-19 | Dongbu Electronics Co., Ltd. | Method of forming a metal interconnection line in a semiconductor device using an FSG layer |
| KR200453819Y1 (en) * | 2008-11-07 | 2011-05-30 | 최흥선 | A mosaic teaching tools for a small child |
-
2002
- 2002-08-22 KR KR1020020049836A patent/KR20040017905A/en not_active Application Discontinuation
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| US7413972B2 (en) | 2004-12-22 | 2008-08-19 | Dongbu Electronics Co., Ltd. | Method of forming a metal interconnection line in a semiconductor device using an FSG layer |
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