KR20040059381A - 반도체 메모리 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 낮은 단차를 갖는 소오스를 형성하고 채널 영역에 동일 도전형의 도팬트를 델타 도핑(delta doping)하여 칩 동작 속도를 향상시킬 수 있도록한 반도체 메모리 소자의 제조 방법에 관한 것으로, 반도체 기판의 트랜지스터의 채널이 형성될 부분에 델타 도핑을 진행하는 단계; 반도체 기판상에 게이트 산화막, 게이트 형성용 물질층, 캡 산화막층을 형성하고 선택적으로 패터닝하여 게이트를 형성하는 단계; 전면에 포토레지스트를 도포하고 선택적으로 패터닝하여 소오스 영역이 오픈되는 포토레지스트 패턴을 형성하고 이를 마스크로 하여 노출된 반도체 기판의 소오스 영역을 일정 깊이 식각하는 단계; 게이트 전극을 마스크로 저농도 불순물 이온을 주입하여 LDD 영역을 형성하고 게이트 측면에 스페이서를 형성하고 소오스/드레인 영역을 형성하는 단계; 상기 소오스/드레인 영역이 형성된 결과물에 어닐링을 진행하여 소오스/드레인 및 델타 도핑된 불순물을 활성화시키는 단계를 포함한다.

Description

반도체 메모리 소자의 제조 방법{Method for fabricating of semiconductor memory device}
본 발명은 반도체 메모리 소자에 관한 것으로, 구체적으로 낮은 단차를 갖는 소오스를 형성하고 채널 영역에 동일 도전형의 도팬트를 델타 도핑(delta doping)하여 칩 동작 속도를 향상시킬 수 있도록한 반도체 메모리 소자의 제조 방법에 관한 것이다.
MOS 트랜지스터는 소오스(source), 드레인(drain), 게이트(gate)의 세 단자로 구성된 일종의 전자 소자로서 소자의 제조 방법이 간편하고 집적회로 구성에 활용도가 높다.
그러므로 집적도가 커지고 구성되는 소자의 크기가 작아질수록 MOS 트랜지스터 소자는 더욱 유용하게 사용되는 추세이다.
종래 기술의 MOS 트랜지스터는 게이트 단자에 일정 전압 이상이 인가되면 소오스와 드레인 단자 간의 전압에 따라 전류가 흐르되 전류가 흐르는 전도 채널은 기판 재료와 같은 실리콘 물질로 되어 있다.
그러나 실리콘 물질내에서의 캐리어의 이동도는 낮은 편이므로 소자의 동작 속도를 증가시키는 데에는 한계가 있다.
종래의 기술에서는 소오스 및 드레인 영역의 단차를 주지 않고 게이트 바이어스에 의한 강한 인버전(strong inversion) 영역에서 MOS 소자를 구동한다.
이러한 특성에 의해서 전류 특성이 많이 떨어지게 되고 전자(electron) 및 정공(hole)의 이동도(mobility) 차이로 인해 NMOS트랜지스터와 PMOS 트랜지스터간에 특성 차이가 많이 나타나게 된다.
전자 이동도(electron mobility)가 정공 이동도(hole mobility) 보다 약 2 ~ 3배 높다.
그러나 이와 같은 종래 기술의 반도체 소자의 제조 공정은 다음과 같은 문제점이 있다.
종래 기술에서는 전자 이동도(electron mobility)가 정공 이동도(hole mobility) 보다 약 2 ~ 3배 높은 문제를 해결하기 위하여 종래 기술의 집적 회로에서는 PMOS 트랜지스터의 채널 길이(length)를 NMOS 트랜지스터의 채널 길이(length)보다 크게 만들게 되고 집적도가 떨어진다.
본 발명은 이와 같은 종래 기술의 반도체 메모리 소자의 문제를 해결하기 위하여 안출한 것으로, 낮은 단차를 갖는 소오스를 형성하고 채널 영역에 동일 도전형의 도팬트를 델타 도핑(delta doping)하여 칩 동작 속도를 향상시킬 수 있도록한 반도체 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a내지 도 1i는 본 발명에 따른 반도체 메모리 소자의 제조를 위한 공정 단면도
- 도면의 주요 부분에 대한 부호의 설명 -
11. 반도체 기판 12. 게이트 산화막
13. 게이트 형성용 물질층 14. 캡 산화막
15. 포토레지스트 패턴 16. 소오스/드레인 영역
17. LDD 영역 18. 나이트라이드 스페이서
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 제조 방법은 반도체 기판의 트랜지스터의 채널이 형성될 부분에 델타 도핑을 진행하는 단계; 반도체 기판상에 게이트 산화막, 게이트 형성용 물질층, 캡 산화막층을 형성하고 선택적으로 패터닝하여 게이트를 형성하는 단계; 전면에 포토레지스트를 도포하고 선택적으로 패터닝하여 소오스 영역이 오픈되는 포토레지스트 패턴을 형성하고 이를 마스크로 하여 노출된 반도체 기판의 소오스 영역을 일정 깊이 식각하는 단계; 게이트 전극을 마스크로 저농도 불순물 이온을 주입하여 LDD 영역을 형성하고 게이트 측면에 스페이서를 형성하고 소오스/드레인 영역을 형성하는 단계; 상기 소오스/드레인 영역이 형성된 결과물에 어닐링을 진행하여 소오스/드레인 및 델타 도핑된 불순물을 활성화시키는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 메모리 소자의 제조 방법의 바람직한 실시예에 관하여 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 1a내지 도 1i는 본 발명에 따른 반도체 메모리 소자의 제조를 위한 공정 단면도이다.
본 발명은 NMOS 트랜지스터와 PMOS 트랜지스터에 델타 도핑(delta doping)을 적용하여 NMOS 트랜지스터와 PMOS 트랜지스터의 특성 차이를 줄이고 소자 특성을 향상시켜 집적도를 높일 수 있도록한 것이다.
본 발명은 소오스 영역에서 낮은 단차를 형성하고 채널 영역에서는 델타 도핑(delta doping)을 이용하여 MOS 트랜지스터의 높은 전류 구동 능력(current performance)을 구현할 수 있으며, 또한 NMOS 트랜지스터와 PMOS 트랜지스터의 특성을 매치시킬 수 있어 집적도 향상을 가져올 수 있고 칩 특성도 향상시킨다.
낮은 단차의 소오스를 형성하고 채널 영역에서는 델타 도핑 영역을 형성하는 본 발명에 따른 제조 공정을 NMOS 트랜지스터의 경우를 예로 하여 설명한다.
PMOS 트랜지스터의 경우에도 동일하게 공정이 적용될 수 있다.
먼저, 도 1a에서와 같이, 반도체 기판(11)에 NMOS 트랜지스터 또는 PMOS 트랜지스터의 채널이 형성될 부분에 델타 도핑을 수행한다.
그리고 도 1b에서와 같이, 반도체 기판(11)을 표면을 산화시켜 게이트 산화막(12)을 형성한다.
이어, 도 1c에서와 같이, 게이트 형성용 물질층(13)을 게이트 산화막(12)상에 형성한다.
그리고 도 1d에서와 같이, 게이트 산화막(12)보다 두꺼운 두께로 캡 산화막층(14)을 형성한다.
이어, 도 1e에서와 같이, 포토리소그래피 공정을 이용한 게이트 패터닝 공정을 진행하여 캡 산화막층(14),게이트 형성용 물질층(13)을 선택적으로 식각하여 이트 전극을 형성한다.
이어, 도 1f에서와 같이, 상기 게이트 전극을 포함하는 전면에 포토레지스트를 도포하고 선택적으로 패터닝하여 소오스 영역이 오픈되는 포토레지스트 패턴(15)을 형성한다.
그리고 도 1g에서와 같이, 상기 포토레지스트 패턴(15)을 마스크로 하여 노출된 반도체 기판(11)의 소오스 영역을 델타 도핑된 깊이 이상으로 식각한다.
이어, 도 1h에서와 같이, 게이트 전극을 마스크로 저농도 불순물 이온을 주입하여 LDD 영역(17)을 형성한다.
그리고 게이트 전극을 포함하는 전면에 스페이서 형성용 물질층, 예를들면 나이트라이드를 도포하고 에치백하여 게이트 전극의 측면에 나이트라이드 스페이서(18)를 형성한다.
이어, 나이트라이드 스페이서(18)를 측면에 갖는 게이트 전극을 마스크로 고농도 불순물 이온을 주입하여 소오스/드레인 영역(16)을 형성한다.
그리고 도 1i에서와 같이, 소오스/드레인 영역(16) 및 델타 도핑된 불순물의 활성화(dopant activation)를 어닐링 공정을 진행한다.
이때 어닐링 공정은 RTP(Rapid Thermal Process) 공정으로 진행한다.
도 1i의 (가)부분에서와 같이 델타 도핑 영역이 형성되어 있어 높은 전류 구동 능력을 갖도록 하고 NMOS 트랜지스터와 PMOS 트랜지스터간의 매칭 특성을 향상시켜 칩 특성을 향상시킬 수 있다.
이와 같은 본 발명은 낮은 단차의 소오스를 형성하고 채널 영역에 동일 타입의 도팬트를 델타 도핑하여 채널 영역의 시리즈 저항(series resistance)을 감소시키고 또한 전류 구동 특성(current performance)을 향상시켜 칩 스피드를 향상시킨다.
이와 같은 본 발명은 실리콘을 기본으로 한 모든 집적회로에 적용 가능하다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.
이상에서 설명한 본 발명에 따른 반도체 메모리 소자의 제조 방법은 다음과 같은 효과가 있다.
본 발명은 소오스 영역에서 낮은 단차를 형성하고 채널 영역에서는 동일 타입의 불순물 이온을 델타 도핑하여 MOS 트랜지스터의 높은 전류 구동 능력(current performance)을 구현하는 효과가 있다.
또한, NMOS 트랜지스터와 PMOS 트랜지스터의 매칭 특성을 향상시켜서 집적도 향상뿐만 아니라 칩 특성을 향상시킨다.

Claims (4)

  1. 반도체 기판의 트랜지스터의 채널이 형성될 부분에 델타 도핑을 진행하는 단계;
    반도체 기판상에 게이트 산화막, 게이트 형성용 물질층, 캡 산화막층을 형성하고 선택적으로 패터닝하여 게이트를 형성하는 단계;
    전면에 포토레지스트를 도포하고 선택적으로 패터닝하여 소오스 영역이 오픈되는 포토레지스트 패턴을 형성하고 이를 마스크로 하여 노출된 반도체 기판의 소오스 영역을 일정 깊이 식각하는 단계;
    게이트 전극을 마스크로 저농도 불순물 이온을 주입하여 LDD 영역을 형성하고 게이트 측면에 스페이서를 형성하고 소오스/드레인 영역을 형성하는 단계;
    상기 소오스/드레인 영역이 형성된 결과물에 어닐링을 진행하여 소오스/드레인 및 델타 도핑된 불순물을 활성화시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 어닐링 공정은 RTP(Rapid Thermal Process) 공정으로 진행하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서, 캡 산화막을 게이트 산화막보다 두꺼운 두께로 형성하여 소오스 영역 식각 공정시에 게이트 전극이 블록킹되도록 하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서, 포토레지스트 패턴을 마스크로 하여 노출된 반도체 기판의 소오스 영역을 델타 도핑된 깊이 이상으로 식각하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
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