KR20040056198A - Method for fabricating capacitor of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조에 관한 것으로, 구체적으로 하나의 메탈 레이어(1 Layer)를 이용하여 커패시터를 형성하여 공정을 단순화하고 셀 면적을 축소시킬 수 있도록한 반도체 소자의 커패시터 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the manufacture of semiconductor devices, and more particularly, to a method of forming capacitors in a semiconductor device, which can simplify a process and reduce a cell area by forming a capacitor using one metal layer.
최근에 들어 등장하고 있는 복합 반도체 장치(MML:Merged Memory Logic)는 한 Chip내에 메모리 셀 어레이부, 예컨대 DRAM(Dynamic Random Access Memory)과 아날로그 또는 주변회로가 함께 집적화된 소자이다.BACKGROUND ART Recently, a merged memory logic (MML) is a device in which a memory cell array unit such as a dynamic random access memory (DRAM) and an analog or peripheral circuit are integrated together in a chip.
이러한 복합 반도체 장치의 등장으로 인해 멀티미디어 기능이 크게 향상되어 종전보다 반도체장치의 고집적화 및 고속화를 효과적으로 달성할 수 있게 되었다.Due to the emergence of such composite semiconductor devices, multimedia functions have been greatly improved, and thus, higher integration and higher speed of semiconductor devices have been achieved.
한편, 고속 동작을 요구하는 아날로그 회로에서는 고용량의 커패시터를 구현하기 위한 반도체 소자 개발이 진행중에 있다.Meanwhile, in an analog circuit requiring high speed operation, development of a semiconductor device for implementing a high capacity capacitor is underway.
커패시터가 PIP(Polysilicon/Insulator/Polysilicon) 구조일 경우에는 상부전극 및 하부 전극을 도전성 폴리실리콘으로 사용하기 때문에 상부전극/하부전극과 유전체박막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체 커패시턴스의 크기가 줄어들게 되는 단점이 있다.When the capacitor has a PIP (Polysilicon / Insulator / Polysilicon) structure, since the upper electrode and the lower electrode are used as the conductive polysilicon, an oxidation reaction occurs at the interface between the upper electrode and the lower electrode and the dielectric thin film, so that a natural oxide film is formed and thus the size of the total capacitance. There is a disadvantage that is reduced.
이를 해결하기 위해 커패시터의 구조를 MIS(Metal/Insulator/Silicon) 내지 MIM(Metal/Insulator/Metal)로 변경하게 되었는데, 그 중에서도 MIM형 커패시터는비저항이 작고 내부에 공핍(deplection)에 의한 기생커패시턴스가 없기 때문에 고성능 반도체장치에 주로 이용되고 있다.In order to solve this problem, the structure of the capacitor was changed from MIS (Metal / Insulator / Silicon) to MIM (Metal / Insulator / Metal). It is mainly used for high performance semiconductor devices.
MIM형 아날로그 커패시터는 다른 반도체소자와 동시에 구현되어야 하므로 상호 연결배선(interconnection line)인 금속 배선을 통해서 반도체 소자와 전기적으로 연결되어 있다.Since the MIM type analog capacitor must be implemented at the same time as other semiconductor devices, the MIM type analog capacitors are electrically connected to the semiconductor devices through metal wires, which are interconnection lines.
이하에서 첨부된 도면을 참고하여 종래 기술의 MIM 커패시터에 관하여 설명한다.Hereinafter, a MIM capacitor according to the related art will be described with reference to the accompanying drawings.
도 1a내지 도 1g는 종래 기술의 반도체 소자의 MIM 커패시터 형성을 위한 공정 단면도이다.1A to 1G are cross-sectional views of a process for forming a MIM capacitor of a semiconductor device of the prior art.
먼저, 도 1a에서와 같이, 하층 메탈층(11)이 형성된 상태에서 도 1b에서와 같이 하층 메탈층(11)상에 커패시터 유전체층으로 사용될 제 1 절연층(12), 커패시터 배선용 메탈층(13)을 차례로 형성한다.First, as shown in FIG. 1A, in a state where the lower metal layer 11 is formed, the first insulating layer 12 to be used as a capacitor dielectric layer on the lower metal layer 11 and the metal layer for capacitor wiring 13 as shown in FIG. 1B. Form in turn.
그리고 도 1c에서와 같이, 포토리소그래피 공정으로 상기 제 1 절연층(12), 커패시터 배선용 메탈층(13)을 선택적으로 식각하여 유전체층(12a), 커패시터 전극(13a)을 형성한다.As shown in FIG. 1C, the dielectric layer 12a and the capacitor electrode 13a are formed by selectively etching the first insulating layer 12 and the capacitor wiring metal layer 13 by a photolithography process.
이어, 도 1d에서와 같이, 전면에 제 2 절연층(14)을 형성하고 도 1e에서와 같이, 커패시터 단자를 연결하기 위한 비아홀들을 갖는 제 2절연 패턴층(14a)을 형성한다.Next, as shown in FIG. 1D, a second insulating layer 14 is formed on the front surface, and as shown in FIG. 1E, a second insulating pattern layer 14a having via holes for connecting the capacitor terminals is formed.
그리고 도 1f에서와 같이, 상기 비아홀들을 매립하는 배선용 물질(15)을 형성한다.1F, the wiring material 15 filling the via holes is formed.
여기서, 배선용 물질(15)은 텅스텐을 증착하고 에치백하여 비아홀내에만 남긴후에 배선용 금속을 증착한다.Here, the wiring material 15 deposits tungsten and etches back, leaving only in the via holes, and then depositing the wiring metal.
이어, 도 1g에서와 같이, 상기 배선용 물질(15)을 선택적으로 식각하여 커패시터 제 1 단자(15a)와 커패시터 제 2 단자(15b)를 형성한다.Subsequently, as shown in FIG. 1G, the wiring material 15 is selectively etched to form the capacitor first terminal 15a and the capacitor second terminal 15b.
이와 같이, 배선 레이어상에서 제조되는 종래 기술의 커패시터는 MIM(Metal Insulator Metal)구조를 갖는데, 공정 진행시에 MIM 영역을 다른 부분과 격리시키기 위한 추가 마스크가 필요하며, 커패시터는 MIM의 하위 메탈 레이어와 상위 메탈 레이어를 전극으로 이용하여 커패시터를 제작한다.As such, the prior art capacitors fabricated on the wiring layer have a metal insulator metal (MIM) structure, which requires an additional mask to isolate the MIM region from other portions during the process, and the capacitors are in contact with the lower metal layer of the MIM. A capacitor is fabricated using the upper metal layer as an electrode.
이때 커패시터를 제작하기 위한 커패시터 전용 마스크가 필요하고, 이에 따라 커패시터 부분을 형성하기 위한 포토 작업과 에치 작업이 추가로 필요하다.In this case, a capacitor-only mask for manufacturing a capacitor is required, and thus, a photo operation and an etch operation for forming a capacitor portion are additionally required.
그리고 커패시터를 중심으로 상,하위 메탈 레이어를 전극으로 사용하므로 커패시터 제작을 위해 2개의 배선 레이어를 필요로 한다.In addition, since the upper and lower metal layers are used as electrodes around the capacitor, two wiring layers are required to manufacture the capacitor.
그러나 이와 같은 종래 기술의 반도체 소자의 MIM 커패시터는 다음과 같은 문제점이 있다.However, the MIM capacitor of the semiconductor device of the prior art has the following problems.
종래 기술에서는 금속 배선 레이어를 두 개층을 사용하여 커패시터를 형성하므로 추가 마스크를 필요로 한다.In the prior art, two layers of metal wiring layers are used to form a capacitor, requiring an additional mask.
이는 커패시터를 제작하기 위한 포토 공정 및 식각 작업이 추가로 필요하여 공정의 복잡도를 높인다.This increases the complexity of the process by requiring additional photo processing and etching to fabricate the capacitor.
또한, 커패시터가 두 층의 금속 레이어로 이루어지므로 커패시터 제작에 필요한 사이즈가 커져 웨이퍼당 칩 수를 늘리는데 한계가 있다.In addition, since the capacitor is composed of two metal layers, the size required for manufacturing the capacitor increases, which limits the number of chips per wafer.
본 발명은 이와 같은 종래 기술의 반도체 소자의 MIM 커패시터의 문제를 해결하기 위하여 안출한 것으로, 하나의 메탈 레이어(1 Layer)를 이용하여 커패시터를 형성하여 공정을 단순화하고 셀 면적을 축소시킬 수 있도록한 반도체 소자의 커패시터 형성 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the problem of the MIM capacitor of the prior art semiconductor device, it is possible to simplify the process and reduce the cell area by forming a capacitor using one metal layer (1 Layer) It is an object of the present invention to provide a method for forming a capacitor of a semiconductor device.
도 1a내지 도 1g는 종래 기술의 반도체 소자의 MIM 커패시터 형성을 위한 공정 단면도1A to 1G are cross-sectional views of a process for forming a MIM capacitor of a semiconductor device of the prior art.
도 2a내지 도 2h는 본 발명에 따른 반도체 소자의 MIM 커패시터 형성을 위한 공정 단면도2A to 2H are cross-sectional views for forming a MIM capacitor of a semiconductor device according to the present invention.
-도면의 주요 부분에 대한 부호의 설명-Explanation of symbols on main parts of drawing
21. 하층 메탈층 22. 제 1 절연 물질층21. Underlying metal layer 22. First insulating material layer
22a. 제 1 절연 패턴층 23. 포토레지스트22a. First Insulation Pattern Layer 23. Photoresist
24. 플러그 형성용 물질층 24a. 커패시터 하부 전극24. Material layer for plug formation 24a. Capacitor Bottom Electrode
24b. 플러그층 25. 제 2 절연 물질층24b. Plug layer 25. Second insulating material layer
25a. 유전체층 26. 커패시터 제 1 단자25a. Dielectric layer 26. Capacitor first terminal
27. 커패시터 제 2 단자27. Capacitor Second Terminal
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 커패시터 형성 방법은 하층 메탈층상에 제 1 절연 물질층을 형성하고 선택적으로 식각하여 서로 크기가 다른 비아홀들을 갖는 제 1 절연 패턴층을 형성하는 단계;플러그 형성용 물질층을 형성하고 에치백하여 비아홀들내에 남겨 플러그와 커패시터 하부 전극을 형성하는 단계;전면에 제 2 절연 물질층을 형성하고 커패시터 하부 전극상에만 남겨 유전체층을 형성하는 단계;전면에 상층 메탈층을 형성하고 선택적으로 식각하여 커패시터 제 1 단자, 커패시터 제 2 단자를 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, a method of forming a capacitor of a semiconductor device according to the present invention includes forming a first insulating material layer on a lower metal layer and selectively etching the first insulating pattern layer having via holes having different sizes from each other. Forming a plug forming material layer and etching back to leave in via holes to form a plug and a capacitor lower electrode; forming a second insulating material layer on the front surface and leaving only on the capacitor lower electrode to form a dielectric layer; And forming an upper metal layer and selectively etching to form a capacitor first terminal and a capacitor second terminal.
본 발명에 따른 반도체 소자의 커패시터 형성 방법의 바람직한 실시예에 관하여 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.A preferred embodiment of the method for forming a capacitor of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 2a내지 도 2h는 본 발명에 따른 반도체 소자의 MIM 커패시터 형성을 위한 공정 단면도이다.2A to 2H are cross-sectional views for forming a MIM capacitor of a semiconductor device according to the present invention.
먼저, 도 2a에서와 같이, 하층 메탈층(21)상에 금속 배선간의 절연을 위한제 1 절연 물질층(22)을 형성한다.First, as shown in FIG. 2A, a first insulating material layer 22 is formed on the lower metal layer 21 to insulate metal wires.
도 2b에서와 같이, 금속 배선간의 연결을 위한 비아홀들을 형성하기 위하여 포토레지스트 패턴(23)을 형성한다.As shown in FIG. 2B, a photoresist pattern 23 is formed to form via holes for connection between metal lines.
그리고 도 2c에서와 같이, 포토레지스트 패턴(23)을 마스크로 하여 상기 제 1 절연 물질층(22)을 선택적으로 식각하여 비아홀들을 갖는 제 1 절연 패턴층(22a)을 형성한다.As shown in FIG. 2C, the first insulating material layer 22 is selectively etched using the photoresist pattern 23 as a mask to form a first insulating pattern layer 22a having via holes.
여기서, 커패시터가 형성되는 부분은 정상적인 홀 사이즈 대비 충분히 크게 형성될 수 있게 설계되어야 한다.Here, the portion where the capacitor is formed should be designed to be formed sufficiently large compared to the normal hole size.
이어, 도 2d에서와 같이, 플러그를 형성하기 위하여 텅스텐등의 물질을 사용하여 플러그 형성용 물질층(24)을 증착한다.Subsequently, as shown in FIG. 2D, a plug forming material layer 24 is deposited using a material such as tungsten to form a plug.
그리고 도 2e에서와 같이, 에치백 공정으로 플러그 형성용 물질층(24)을 비아홀들내에 남겨 플러그(24b)와 커패시터 하부 전극(24a)을 형성한다.As shown in FIG. 2E, the plug forming material layer 24 is left in the via holes in the etch back process to form the plug 24b and the capacitor lower electrode 24a.
여기서, 정상적인 비아홀들은 로스량이 적어 매립되어 있으나, 커패시터 형성 영역의 큰 사이즈의 비아홀내에는 로스량이 많아 식각이 이루진 후에 전극 형태를 갖게 된다.Here, the normal via holes are filled with a small amount of loss, but a large amount of loss is formed in the large via hole of the capacitor formation region to form an electrode after etching.
이어, 도 2f에서와 같이, 전면에 제 2 절연 물질층(25)을 형성하고 도 2g에서와 같이 에치백하여 커패시터 하부 전극(24a)상에만 남겨 유전체층(25a)을 형성한다.Subsequently, as shown in FIG. 2F, the second insulating material layer 25 is formed on the entire surface and etched back as shown in FIG. 2G to leave only on the capacitor lower electrode 24a to form the dielectric layer 25a.
여기서, 제 2 절연 물질층(25)은 산화막 또는 나이트라이드막을 사용하여 형성한다.Here, the second insulating material layer 25 is formed using an oxide film or a nitride film.
그리고 도 2h에서와 같이, 전면에 상층 메탈층을 형성하고 선택적으로 식각하여 커패시터 제 1 단자(26), 커패시터 제 2 단자(27)를 형성한다.As shown in FIG. 2H, the upper metal layer is formed on the front surface and selectively etched to form the capacitor first terminal 26 and the capacitor second terminal 27.
여기서, 커패시터 제 1 단자(26)는 유전체층(25a)상에 형성되고, 커패시터 제 2 단자(27)는 플러그층(24b)을 통하여 하층 메탈(21)과 연결된다.Here, the capacitor first terminal 26 is formed on the dielectric layer 25a, and the capacitor second terminal 27 is connected to the lower metal 21 through the plug layer 24b.
이와 같은 본 발명은 커패시터 형성시에 추가 마스크가 사용되지 않고 포토,에치 작업이 추가로 필요하지 않다.In the present invention, no additional mask is used in forming the capacitor, and no additional photo-etching operation is required.
또한, 커패시터가 평면으로 구성되어 한 개 층의 메탈층으로 커패시터가 형성하는 것이 가능하다.It is also possible for the capacitor to be formed in a plane so that the capacitor is formed of one metal layer.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the present invention.
이상에서 설명한 본 발명에 따른 반도체 소자의 커패시터 형성 방법은 다음과 같은 효과가 있다.The capacitor forming method of the semiconductor device according to the present invention described above has the following effects.
한 개의 배선층을 이용하여 커패시터가 구현되므로 칩 사이즈를 줄일 수 있다. 이에 따른 웨이퍼당 칩수가 늘어난다.The capacitor is implemented using one wiring layer, which reduces the chip size. This increases the number of chips per wafer.
또한, 추가 마스크 및 추가 공정의 필요성이 없으므로 제조 비용을 줄일 수 있고, 금속 배선 형성과 커패시터 형성을 동시에 진행하므로 공정을 단순화한다.In addition, there is no need for additional masks and additional processes, thereby reducing manufacturing costs, and simplifying the process by simultaneously forming metal wirings and capacitors.
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