KR19980040650A - Capacitor Manufacturing Method of Semiconductor Memory Device - Google Patents
Capacitor Manufacturing Method of Semiconductor Memory Device Download PDFInfo
- Publication number
- KR19980040650A KR19980040650A KR1019960059874A KR19960059874A KR19980040650A KR 19980040650 A KR19980040650 A KR 19980040650A KR 1019960059874 A KR1019960059874 A KR 1019960059874A KR 19960059874 A KR19960059874 A KR 19960059874A KR 19980040650 A KR19980040650 A KR 19980040650A
- Authority
- KR
- South Korea
- Prior art keywords
- resultant
- lower electrode
- entire surface
- metal
- insulating layer
- Prior art date
Links
Abstract
반도체메모리 장치의 커패시터 제조방법을 개시하고 있다. 이는, 반도체 기판 상에 절연층을 형성하는 단계; 절연층이 형성된 결과물 전면에 하부전극 형성을 위한 금속층을 형성하고 이를 패터닝하여 커패시터의 하부전극을 형성하는 단계; 하부전극이 형성된 결과물 전면에 절연물을 증착하여 층간절연층을 형성하는 단계; 상기 층간절연층을 부분적으로 식각하여 상기 하부전극을 노출시키는 비아홀을 형성하는 단계; 비아홀이 형성된 결과물 전면에 유전체막 및 베리어층을 적층하는 단계; 상기 유전체막 및 베리어층을 동시에 패터닝하는 단계; 및 상기 결과물 전면에 금속을 증착한 다음 패터닝하여 커패시터의 상부전극을 형성하는 단계를 구비하는 것을 특징으로 한다. 유전체막 형성시 포토레지스트와 유전체막이 직접 접촉되는 것을 방지할 수 있으므로, 유전체막의 오염 및 열화를 방지할 수 있다.A method of manufacturing a capacitor of a semiconductor memory device is disclosed. This includes forming an insulating layer on a semiconductor substrate; Forming a metal layer for forming a lower electrode on the entire surface of the resultant in which the insulating layer is formed and patterning the metal layer to form a lower electrode of the capacitor; Forming an interlayer insulating layer by depositing an insulator on the entire surface of the resultant material on which the lower electrode is formed; Partially etching the interlayer insulating layer to form a via hole exposing the lower electrode; Stacking a dielectric film and a barrier layer on the entire surface of the resultant via hole; Simultaneously patterning the dielectric film and the barrier layer; And depositing a metal on the entire surface of the resultant and then patterning the metal to form an upper electrode of the capacitor. Since the direct contact between the photoresist and the dielectric film can be prevented during the formation of the dielectric film, contamination and deterioration of the dielectric film can be prevented.
Description
본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로, 특히 하부전극 및 상부전극을 금속으로 형성한 반도체 장치의 커패시터 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly, to a method of manufacturing a capacitor of a semiconductor device in which a lower electrode and an upper electrode are formed of metal.
반도체 메모리 소자에 사용되는 커패시터는 정보의 독출 및 기억을 위해 필요하며, 통상 그 상부 및 하부전극으로 불순물이 도우프된 폴리실리콘을 채용하고 있다.Capacitors used in semiconductor memory devices are required for reading and storing information, and generally employ polysilicon doped with impurities to upper and lower electrodes thereof.
도1은 폴리실리콘을 전극으로 채용한 종래의 커패시터를 도시한 단면도로서, 반도체 기판(1) 상에 소자분리를 위한 필드산화막(3)이 형성되어 있으며, 그 위에 트랜지스터 등과 같은 하부구조물을 절연시키기 위한 절연층(5)이 형성되어 있으며, 절연층(5) 상에는 폴리실리콘으로된 하부전극(7)과 유전체막(9) 및 폴리실리콘으로된 상부전극(11)이 적층되어 있다. 또한, 상기 하부 및 상부전극(7 및 11)을 전기적으로 연결하는 금속배선(15)들이 층간절연층(13)을 관통하여 형성되어 있다.1 is a cross-sectional view of a conventional capacitor employing polysilicon as an electrode, in which a field oxide film 3 for device isolation is formed on a semiconductor substrate 1, and insulating a substructure such as a transistor thereon. The insulating layer 5 is formed, and the lower electrode 7 made of polysilicon, the dielectric film 9 and the upper electrode 11 made of polysilicon are stacked on the insulating layer 5. In addition, metal wirings 15 electrically connecting the lower and upper electrodes 7 and 11 are formed through the interlayer insulating layer 13.
상기와 같이 폴리실리콘 전극을 상부 및 하부전극으로 채용하게 되면, 폴리실리콘 내에 존재하는 불순물의 농도 분포 및 두 폴리실리콘 전극 간의 불순물 농도차이가 발생하게 되고, 이에 의해 금속배선들(15)을 통해 인가되는 전압에 대해 폴리실리콘 전극 내에 공핍영역(depletion layer)이 형성된다. 이는, 커패시터의 커패시턴스가 전압에 의해 변화되는 결과를 초래한다.When the polysilicon electrodes are used as the upper and lower electrodes as described above, the concentration distribution of impurities present in the polysilicon and the impurity concentration difference between the two polysilicon electrodes are generated, thereby applying them through the metal wires 15. A depletion layer is formed in the polysilicon electrode with respect to the voltage being applied. This results in the capacitance of the capacitor being changed by the voltage.
이러한 문제를 해결하기 위해 커패시터의 하부 및 상부전극을 폴리실리콘 대신 금속으로 형성하는 방법이 제안되어 있으며, 이를 도2를 참조하여 설명한다.In order to solve this problem, a method of forming the lower and upper electrodes of the capacitor with a metal instead of polysilicon has been proposed, which will be described with reference to FIG. 2.
도2는 금속을 전극으로 채용한 종래의 커패시터를 도시한 단면도로서, 반도체 기판(21) 상에 소자분리를 위한 필드산화막(23)이 형성되어 있으며, 그 위에 트랜지스터 등과 같은 하부구조물을 절연시키기 위한 절연층(25)이 형성되어 있으며, 절연층(25) 상에는 금속으로된 하부전극(27)이 형성되어 있으며, 그 위에 유전체막(31) 및 금속으로된 상부전극(33)이 층간절연층(29)을 관통하여 형성되어 있다.FIG. 2 is a cross-sectional view of a conventional capacitor employing a metal as an electrode. A field oxide film 23 for device isolation is formed on a semiconductor substrate 21, and an insulating structure such as a transistor or the like is formed thereon. The insulating layer 25 is formed, and the lower electrode 27 made of metal is formed on the insulating layer 25, and the dielectric film 31 and the upper electrode 33 made of metal are formed thereon. 29 is formed through.
이러한 구조의 커패시터를 제조하는 공정을 간단히 살펴보면, 먼저, 반도체 기판(21) 상에 필드산화막(23)을 형성하고, 트랜지스터(도시되지 않음) 등과 같은 하부구조물을 형성한 다음, 절연층(25)을 형성한다. 절연층(25)이 형성된 결과물 전면에 하부전극 형성을 위한 금속층을 형성하고 이를 통상의 방법으로 패터닝하여 커패시터의 하부전극(27)을 형성한다. 하부전극(27)이 형성된 결과물 전면에 절연물을 증착하여 층간절연층(29)을 형성한 다음 상기 하부전극(27)을 부분적으로 노출시키는 비아홀을 형성한다.Referring to the process of manufacturing a capacitor having such a structure, first, a field oxide film 23 is formed on a semiconductor substrate 21, a substructure such as a transistor (not shown) is formed, and then the insulating layer 25 is formed. To form. The metal layer for forming the lower electrode is formed on the entire surface of the resultant in which the insulating layer 25 is formed, and then patterned by the conventional method to form the lower electrode 27 of the capacitor. An insulating material is deposited on the entire surface of the resultant material on which the lower electrode 27 is formed to form an interlayer insulating layer 29, and then a via hole for partially exposing the lower electrode 27 is formed.
계속해서, 비아홀이 형성된 결과물 전면에 유전물을 증착한 다음 패터닝하여 커패시터의 유전체막(31)을 형성하고, 그 위에 금속을 증착한 다음 패터닝하여 상부전극(33)을 형성한다. 이때, 상기 상부전극(33) 형성시 금속패턴(33'), 예를 들면 하부전극(31)을 전기적으로 연결하는 금속패턴도 함께 형성한다.Subsequently, a dielectric material is deposited on the entire surface of the resultant via hole, and then patterned to form the dielectric film 31 of the capacitor, and then the metal is deposited and then patterned to form the upper electrode 33. In this case, the metal pattern 33 ′, for example, the metal pattern for electrically connecting the lower electrode 31 is also formed when the upper electrode 33 is formed.
상기 방법에 따르면, 비아홀 형성시 유전체막(31) 패터닝시 유전체막이 포토레지스트에 직접 접촉하기 때문에, 포토레지스트막 내의 유기물질에 의해 유전체막이 오염되고, 포토레지스트의 에슁 및 스트립 공정에 의해 커패시터 막질, 특히 유전체막이 열화되는 현상이 발생된다.According to the method, since the dielectric film is in direct contact with the photoresist at the time of patterning the dielectric film 31 at the time of via hole formation, the dielectric film is contaminated by the organic material in the photoresist film, In particular, a phenomenon in which the dielectric film deteriorates occurs.
본 발명이 이루고자 하는 기술적 과제는, 상부 및 하부전극이 금속으로된 커패시터 제조시 커패시터 유전체막의 오염 및 열화를 방지할 수 있는 커패시터 제조방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a capacitor manufacturing method capable of preventing contamination and deterioration of a capacitor dielectric layer when manufacturing a capacitor having upper and lower electrodes made of metal.
도1은 폴리실리콘을 전극으로 채용한 종래의 커패시터를 도시한 단면도이다.1 is a cross-sectional view showing a conventional capacitor employing polysilicon as an electrode.
도2는 금속을 전극으로 채용한 종래의 커패시터를 도시한 단면도이다.2 is a cross-sectional view showing a conventional capacitor employing a metal as an electrode.
도3 및 도4는 본 발명의 제1 실시예에 따른 커패시터 제조방법을 설명하기 위해 도시한 단면도들이다.3 and 4 are cross-sectional views illustrating a method of manufacturing a capacitor according to a first embodiment of the present invention.
도5 내지 도8은 본 발명의 제2 실시예에 따른 커패시터 제조방법을 설명하기 위해 도시한 단면도들이다.5 to 8 are cross-sectional views illustrating a method of manufacturing a capacitor according to a second embodiment of the present invention.
상기 과제를 달성하기 위해 본 발명은, 반도체 기판 상에 절연층을 형성하는 단계; 절연층이 형성된 결과물 전면에 하부전극 형성을 위한 금속층을 형성하고 이를 패터닝하여 커패시터의 하부전극을 형성하는 단계; 하부전극이 형성된 결과물 전면에 절연물을 증착하여 층간절연층을 형성하는 단계; 상기 층간절연층을 부분적으로 식각하여 상기 하부전극을 노출시키는 비아홀을 형성하는 단계; 비아홀이 형성된 결과물 전면에 유전체막 및 베리어층을 적층하는 단계; 상기 유전체막 및 베리어층을 동시에 패터닝하는 단계; 및 상기 결과물 전면에 금속을 증착한 다음 패터닝하여 커패시터의 상부전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체메모리 장치의 커패시터 제조방법을 제공한다.The present invention to achieve the above object, forming an insulating layer on a semiconductor substrate; Forming a metal layer for forming a lower electrode on the entire surface of the resultant in which the insulating layer is formed and patterning the metal layer to form a lower electrode of the capacitor; Forming an interlayer insulating layer by depositing an insulator on the entire surface of the resultant material on which the lower electrode is formed; Partially etching the interlayer insulating layer to form a via hole exposing the lower electrode; Stacking a dielectric film and a barrier layer on the entire surface of the resultant via hole; Simultaneously patterning the dielectric film and the barrier layer; And depositing a metal on the entire surface of the resultant and then patterning the metal to form an upper electrode of the capacitor.
상기 과제를 달성하기 위해 본 발명은 또한, 반도체 기판 상에 절연층을 형성하는 단계; 절연층이 형성된 결과물 전면에 하부전극 형성을 위한 금속층을 형성하고 이를 패터닝하여 커패시터의 하부전극을 형성하는 단계; 하부전극이 형성된 결과물 전면에 절연물을 증착하여 층간절연층을 형성하는 단계; 상기 층간절연층을 부분적으로 식각하여 상기 하부전극을 노출시키는 비아홀을 형성하는 단계; 비아홀이 형성된 결과물 전면에 유전체막 및 베리어층을 적층하는 단계; 상기 유전체막 및 베리어층을 패터닝하는 단계; 상기 결과물 전면에 금속을 증착하여 금속층을 형성하는 단계; 금속층이 형성된 상기 결과물에 대한 평탄화공정을 상기 층간절연층 표면이 노출될때까지 수행하여, 상기 비아홀을 매립하는 도전성 플러그를 형성하는 단계; 및 도전성 플러그가 형성된 결과물 전면에, 금속을 증착한 다음 패터닝하여 커패시터의 상부전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체메모리 장치의 커패시터 제조방법을 제공한다.The present invention also to form an insulating layer on a semiconductor substrate to achieve the above object; Forming a metal layer for forming a lower electrode on the entire surface of the resultant in which the insulating layer is formed and patterning the metal layer to form a lower electrode of the capacitor; Forming an interlayer insulating layer by depositing an insulator on the entire surface of the resultant material on which the lower electrode is formed; Partially etching the interlayer insulating layer to form a via hole exposing the lower electrode; Stacking a dielectric film and a barrier layer on the entire surface of the resultant via hole; Patterning the dielectric film and the barrier layer; Depositing a metal on the entire surface of the resultant to form a metal layer; Performing a planarization process on the resultant metal layer until the surface of the interlayer dielectric layer is exposed to form a conductive plug filling the via hole; And depositing a metal on the entire surface of the resultant product on which the conductive plug is formed, and then patterning the metal to form an upper electrode of the capacitor.
이와 같이 본 발명에 따르면, 금속으로 하부전극 및 상부전극을 형성함에 있어서 유전체막 상에 베리어층을 더 형성함으로써, 유전체막 형성시 포토레지스트와 유전체막이 직접 접촉되는 것을 방지할 수 있다. 따라서, 유전체막의 오염 및 열화를 방지할 수 있다.As described above, according to the present invention, in forming the lower electrode and the upper electrode with a metal, a barrier layer is further formed on the dielectric film, thereby preventing direct contact between the photoresist and the dielectric film when the dielectric film is formed. Therefore, contamination and deterioration of the dielectric film can be prevented.
이하, 첨부한 도면을 참조하여 본 발명에 따른 반도체장치의 커패시터 제조방법을 보다 상세히 설명하고자 한다.Hereinafter, a method of manufacturing a capacitor of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도3 및 도4는 본 발명의 제1 실시예에 따른 커패시터 제조방법을 설명하기 위해 도시한 단면도들이다.3 and 4 are cross-sectional views illustrating a method of manufacturing a capacitor according to a first embodiment of the present invention.
도3을 참조하면, 반도체 기판(51) 상에 소자분리영역 및 활성영역을 한정하는 필드산화막(53)을 형성하고, 그 위에 트랜지스터(도시되지 않음) 등과 같은 하부구조물을 형성한 다음, 절연층(55)을 형성한다. 절연층(55)이 형성된 결과물 전면에 하부전극 형성을 위한 금속층을 형성하고 이를 통상의 방법으로 패터닝하여 커패시터의 하부전극(57)을 형성한다.Referring to FIG. 3, a field oxide film 53 defining a device isolation region and an active region is formed on a semiconductor substrate 51, a substructure such as a transistor (not shown) is formed thereon, and then an insulating layer is formed. Form 55. A metal layer for forming the lower electrode is formed on the entire surface of the resultant in which the insulating layer 55 is formed, and then patterned by the conventional method to form the lower electrode 57 of the capacitor.
하부전극(57)이 형성된 결과물 전면에 절연물을 증착하여 층간절연층(59)을 형성하고, 이를 부분적으로 식각하여 상기 하부전극(57)을 노출시키는 비아홀을 형성한다. 계속해서, 비아홀이 형성된 결과물 전면에 유전체막(61) 및 베리어층(63)을 증착하고, 그 위에 포토레지스트를 도포한 다음 패터닝하여 포토레지스트 패턴(65)을 형성한다. 여기에서, 상기 베리어층(63)은 티타늄질화물로 형성할 수 있다.An insulating material is deposited on the entire surface of the resultant material on which the lower electrode 57 is formed to form an interlayer insulating layer 59, and partially etched to form a via hole exposing the lower electrode 57. Subsequently, the dielectric film 61 and the barrier layer 63 are deposited on the entire surface of the resultant via hole formed thereon, the photoresist is applied thereon, and then patterned to form the photoresist pattern 65. Here, the barrier layer 63 may be formed of titanium nitride.
도4를 참조하면, 상기 포토레지스트 패턴(65)을 식각 마스크로 사용하여 상기 베리어층(63) 및 유전체막(61)을 식각하고, 그 결과물 전면에 금속을 증착한 다음 패터닝하여 커패시터의 상부전극(67)을 형성한다.Referring to FIG. 4, the barrier layer 63 and the dielectric layer 61 are etched using the photoresist pattern 65 as an etch mask, a metal is deposited on the entire surface of the resultant, and then patterned to form an upper electrode of the capacitor. (67) is formed.
도5 내지 도8은 본 발명의 제2 실시예에 따른 커패시터 제조방법을 설명하기 위해 도시한 단면도들로서, 도3 및 도4에 도시된 것과 동일한 참조부호는 동일 부재를 나타낸다.5 to 8 are cross-sectional views illustrating a method of manufacturing a capacitor according to a second embodiment of the present invention, wherein the same reference numerals as those shown in FIGS. 3 and 4 denote the same members.
도5를 참조하면, 반도체 기판(51) 상에 소자분리영역 및 활성영역을 한정하는 필드산화막(53)을 형성하고, 그 위에 트랜지스터(도시되지 않음) 등과 같은 하부구조물을 형성한 다음, 절연층(55)을 형성한다. 절연층(55)이 형성된 결과물 전면에 하부전극 형성을 위한 금속층을 형성하고 이를 통상의 방법으로 패터닝하여 커패시터의 하부전극(57)을 형성한다.Referring to FIG. 5, a field oxide film 53 defining a device isolation region and an active region is formed on a semiconductor substrate 51, a substructure such as a transistor (not shown) is formed thereon, and then an insulating layer is formed. Form 55. A metal layer for forming the lower electrode is formed on the entire surface of the resultant in which the insulating layer 55 is formed, and then patterned by the conventional method to form the lower electrode 57 of the capacitor.
이때, 상기 하부전극(57) 형성시 반도체 소자에 필요한 금속층 패턴을 함께 형성할 수도 있다.In this case, when forming the lower electrode 57, the metal layer pattern required for the semiconductor device may be formed together.
하부전극(57)이 형성된 결과물 전면에 절연물을 증착하여 층간절연층(59)을 형성하고, 이를 부분적으로 식각하여 상기 하부전극(57)을 노출시키는 비아홀을 형성한다. 계속해서, 비아홀이 형성된 결과물 전면에 유전체막(61) 및 베리어층(63)을 증착하고, 그 위에 포토레지스트를 도포한 다음 패터닝하여 포토레지스트 패턴(65)을 형성한다.An insulating material is deposited on the entire surface of the resultant material on which the lower electrode 57 is formed to form an interlayer insulating layer 59, and partially etched to form a via hole exposing the lower electrode 57. Subsequently, the dielectric film 61 and the barrier layer 63 are deposited on the entire surface of the resultant via hole formed thereon, the photoresist is applied thereon, and then patterned to form the photoresist pattern 65.
여기에서, 상기 베리어층(63)은 티타늄질화물로 형성할 수 있으며, 하부전극(57)을 노출시키는 상기 비아홀은, 커패시터의 유전체막과 접촉되는 부분 및 하부전극을 전기적으로 연결하는 금속배선과 접촉되는 부분에 형성된다.Here, the barrier layer 63 may be formed of titanium nitride, and the via hole exposing the lower electrode 57 may be in contact with a portion of the capacitor in contact with the dielectric film of the capacitor and a metal wiring electrically connecting the lower electrode. It is formed in the part.
도6을 참조하면, 상기 포토레지스트 패턴(65)을 식각 마스크로 사용하여 상기 베리어층(63), 유전체막(61) 및 층간절연층(59)을 식각하고, 포토레지스트 패턴(65)을 제거한 다음, 그 결과물 전면에 금속, 예컨대 텅스텐(W)을 증착하여 금속층(66)을 형성한다.Referring to FIG. 6, the barrier layer 63, the dielectric layer 61, and the interlayer insulating layer 59 are etched using the photoresist pattern 65 as an etching mask, and the photoresist pattern 65 is removed. Next, a metal, for example tungsten (W), is deposited on the entire surface of the resultant to form a metal layer 66.
도7을 참조하면, 상기 결과물에 대한 평탄화공정, 예를 들어 화학-기계적 폴리싱 공정 또는 에치백 공정을 적용하여 상기 결과물 표면을 평탄화시킨다. 이때, 상기 평탄화공정은, 상기 층간절연층(59) 표면이 노출될때까지 수행하는 것이 바람직하며, 따라서, 비아홀을 매립하는 도전성 플러그(66')가 형성된다.Referring to FIG. 7, a planarization process for the resultant, for example, a chemical-mechanical polishing process or an etch back process is applied to planarize the resultant surface. In this case, the planarization process is preferably performed until the surface of the interlayer insulating layer 59 is exposed. Thus, a conductive plug 66 'filling the via hole is formed.
도8을 참조하면, 도전성 플러그(66')가 형성된 결과물 전면에, 금속을 증착한 다음 패터닝하여 커패시터의 상부전극(67)을 형성한다.Referring to FIG. 8, a metal is deposited on the entire surface of the resultant product on which the conductive plug 66 ′ is formed, and then patterned to form the upper electrode 67 of the capacitor.
상술한 바와 같이 본 발명에 따르면, 금속으로 하부전극 및 상부전극을 형성함에 있어서, 유전체막 상에 베리어층을 더 형성함으로써, 유전체막 형성시 포토레지스트와 유전체막이 직접 접촉되는 것을 방지할 수 있다. 따라서, 유전체막의 오염 및 열화를 방지할 수 있다.As described above, according to the present invention, in forming the lower electrode and the upper electrode with a metal, a barrier layer is further formed on the dielectric film, thereby preventing direct contact between the photoresist and the dielectric film during the formation of the dielectric film. Therefore, contamination and deterioration of the dielectric film can be prevented.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960059874A KR19980040650A (en) | 1996-11-29 | 1996-11-29 | Capacitor Manufacturing Method of Semiconductor Memory Device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960059874A KR19980040650A (en) | 1996-11-29 | 1996-11-29 | Capacitor Manufacturing Method of Semiconductor Memory Device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19980040650A true KR19980040650A (en) | 1998-08-17 |
Family
ID=66482879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960059874A KR19980040650A (en) | 1996-11-29 | 1996-11-29 | Capacitor Manufacturing Method of Semiconductor Memory Device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19980040650A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030002604A (en) * | 2001-06-29 | 2003-01-09 | 주식회사 하이닉스반도체 | A method for forming a metal-insulator-metal capacitor |
| KR100431810B1 (en) * | 2001-10-19 | 2004-05-17 | 주식회사 하이닉스반도체 | A semiconductor device and a manufacturing method for a metal-insulator-metal capacitor of semiconductor device |
| KR100772074B1 (en) * | 2001-12-18 | 2007-11-01 | 매그나칩 반도체 유한회사 | Method for manufacturing of capacitor of semiconductor device |
| KR100798801B1 (en) * | 2001-12-29 | 2008-01-29 | 주식회사 하이닉스반도체 | Ferroelectric Random Access Memory and method for fabricating the same |
| KR100865944B1 (en) * | 2002-07-18 | 2008-10-30 | 매그나칩 반도체 유한회사 | Method for forming the capacitor of Metal-Insulator-Metal structure |
| KR100910006B1 (en) * | 2002-12-23 | 2009-07-29 | 매그나칩 반도체 유한회사 | Capacitor Formation Method for Semiconductor Device |
-
1996
- 1996-11-29 KR KR1019960059874A patent/KR19980040650A/en not_active Application Discontinuation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030002604A (en) * | 2001-06-29 | 2003-01-09 | 주식회사 하이닉스반도체 | A method for forming a metal-insulator-metal capacitor |
| KR100431810B1 (en) * | 2001-10-19 | 2004-05-17 | 주식회사 하이닉스반도체 | A semiconductor device and a manufacturing method for a metal-insulator-metal capacitor of semiconductor device |
| KR100772074B1 (en) * | 2001-12-18 | 2007-11-01 | 매그나칩 반도체 유한회사 | Method for manufacturing of capacitor of semiconductor device |
| KR100798801B1 (en) * | 2001-12-29 | 2008-01-29 | 주식회사 하이닉스반도체 | Ferroelectric Random Access Memory and method for fabricating the same |
| KR100865944B1 (en) * | 2002-07-18 | 2008-10-30 | 매그나칩 반도체 유한회사 | Method for forming the capacitor of Metal-Insulator-Metal structure |
| KR100910006B1 (en) * | 2002-12-23 | 2009-07-29 | 매그나칩 반도체 유한회사 | Capacitor Formation Method for Semiconductor Device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6611018B2 (en) | Semiconductor processing methods of forming integrated circuitry memory devices, methods of forming capacitor containers, methods of making electrical connection to circuit nodes and related integrated circuitry | |
| US5284787A (en) | Method of making a semiconductor memory device having improved electrical characteristics | |
| US20020071237A1 (en) | Capacitor having sidewall spacer protecting the dielectric layer and method of fabricating the same | |
| KR100582038B1 (en) | Semiconductor device and a fabrication process thereof, semiconductor integrated circuit and a fabrication process thereof | |
| US6656814B2 (en) | Methods of fabricating integrated circuit devices including distributed and isolated dummy conductive regions | |
| US7105417B2 (en) | Method for fabricating capacitor of semiconductor device | |
| US6784052B2 (en) | Method of forming a capacitor with two diffusion barrier layers formed in the same step | |
| KR19990035652A (en) | Manufacturing method of DRAM device | |
| KR19980040650A (en) | Capacitor Manufacturing Method of Semiconductor Memory Device | |
| KR100356136B1 (en) | Semiconductor device fabrication method | |
| KR100835825B1 (en) | Semiconductor device and method for fabricating the same | |
| JPH09232542A (en) | Semiconductor device and manufacture thereof | |
| US5149668A (en) | Method of preventing storage node to storage node shorts in fabrication of memory integrated circuitry having stacked capacitors and stacked capacitor memory integrated circuits | |
| US5194753A (en) | Method of preventing storage node to storage node shorts in fabrication of memory integrated circuitry having stacked capacitors and stacked capacitor memory integrated circuits | |
| KR20040015792A (en) | Method for the production of contacts for integrated circuits and semiconductor component with said contacts | |
| US6552379B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR0176162B1 (en) | Semiconductor memory and method for fabricating of its resistor | |
| KR100445059B1 (en) | Method of fabricating capacitor of semiconductor device for improving physical property of capacitor bottom electrode | |
| KR100404943B1 (en) | Method of manufacturing semiconductor device | |
| KR19990061344A (en) | Method of manufacturing metal-insulating film-metal capacitor | |
| KR0158906B1 (en) | Manufacture of semiconductor memory device | |
| KR940009632B1 (en) | Manufacturing method of charge storage electrode with enlarged surface | |
| KR20030002872A (en) | Method of forming contacts of semiconductor memory device | |
| KR960011250B1 (en) | Semiconductor contact device manufacturing method | |
| KR20000044893A (en) | Fabrication method of capacitor for semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |