KR100368974B1 - Method for manufacturing of dram capacitor - Google Patents
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Abstract
본 발명은 복합 반도체장치에서 MIM 구조를 갖는 DRAM 커패시터 제조방법에 관한 것으로, MDL 반도체 장치에 있어서, 반도체 기판에 메모리 셀 영역과 로직 회로 영역을 정의한 후, 상기 전면에 제 1 절연막을 형성하고, 상기 메모리 셀 영역에 스토리지 콘택홀을 형성하는 공정과, 상기 스토리지 콘택홀에 제 1 금속층을 형성하는 공정과, 상기 로직 회로 영역에 일정간격을 갖고, 상기 제 1 금속층과 연결되도록 복수개의 제 2 금속층을 형성하는 공정과, 상기 메모리 셀 영역의 제 2 금속층이 소정부분 노출되도록 제 2 금속층상과 로직영역의 제 2 금속층에 비아홀 갖는 제 2 절연막을 형성하는 공정과, 상기 로직 회로 영역의 제 2 금속층과 연결되도록 제 3 금속층 패턴을 형성함과 동시에 상기 메모리 셀 영역의 제 2 금속층과 제 2 절연막의 측벽에 제 3 금속층 스페이서를 형성하는 공정과, 상기 메모리 셀 영역의 제 2 절연막을 제거하고, 상기 메모리 셀 영역에 유전체막을 형성하는 공정과, 상기 기판 전면에 선택적으로 패터닝된 제 4 금속층을 형성하는 공정을 포함하는 것을 특징으로 한다.The present invention relates to a method of manufacturing a DRAM capacitor having a MIM structure in a composite semiconductor device. In the MDL semiconductor device, after defining a memory cell region and a logic circuit region on a semiconductor substrate, a first insulating film is formed on the front surface, and Forming a storage contact hole in a memory cell region, forming a first metal layer in the storage contact hole, and forming a plurality of second metal layers to be connected to the first metal layer at a predetermined interval in the logic circuit region. Forming a second insulating film having a via hole on the second metal layer and the second metal layer of the logic region so as to expose a predetermined portion of the second metal layer of the memory cell region; and a second metal layer of the logic circuit region; A third metal layer is formed on the sidewalls of the second metal layer and the second insulating layer of the memory cell region while simultaneously forming a third metal layer pattern. Forming a spacer; removing a second insulating film of the memory cell region; forming a dielectric film on the memory cell region; and forming a fourth patterned metal layer selectively over the substrate. It features.
Description
본 발명은 DRAM 커패시터 제조방법에 관한 것으로, 특히 복합 반도체장치(MML : Merged Memory Logic)에서 MIM(Metal-Insulator-Metal) 구조를갖는 DRAM 커패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a DRAM capacitor, and more particularly, to a method of manufacturing a DRAM capacitor having a metal-insulator-metal (MIM) structure in a composite semiconductor device (MML).
최근 들어 등장하고 있는 MML 소자는 한 칩내에 메모리 셀 어레이부, 예컨대 DRAM(Dynamic Random Access Memory)와 아날로그 또는 주변회로가 함께 집접화된 소자이다.Recently, the MML device is a device in which a memory cell array unit such as a DRAM (Dynamic Random Access Memory) and an analog or peripheral circuit are integrated together in one chip.
한편, 일반적으로 커패시터가 PIP(Poly-Insulator-Poly) 구조일 경우에는 상부전극 및 하부전극을 도전성 폴리 실리콘으로 사용하기 때문에 상부전극/하부전극과 유전체박막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체 커패시터의 용량이 줄어들게 되는 단점이 있다.On the other hand, in general, when the capacitor has a poly-insulator-poly (PIP) structure, since the upper electrode and the lower electrode are used as conductive polysilicon, an oxidation reaction occurs at the interface between the upper electrode / lower electrode and the dielectric thin film to form a natural oxide film. The disadvantage is that the capacity of the entire capacitor is reduced.
이를 해결하기 위해 커패시터의 구조를 MIS(Metal Insulator Silicon) 내지 MIM(Metal Insulator Metal)로 변경하게 되었는데, 그 중에서 MIM형 커패시터는 비저항이 작고 내부에 공핍에 의한 기생커패시턴스가 없기 때문에 고성능 반도체 장치에 주로 이용되고 있다.To solve this problem, the structure of the capacitor was changed from MIS (Metal Insulator Silicon) to MIM (Metal Insulator Metal). Among them, the MIM type capacitor is mainly used in high-performance semiconductor devices because of its low resistivity and no parasitic capacitance caused by depletion. It is used.
그런데 MIM형 아날로그 커패시터는 다른 반도체 소자와 동시에 구현되어야 하므로 상호 연결배선(interconnection line)인 금속배선을 통해서 반도체소자와 전기적으로 연결되어야 한다.However, since the MIM type analog capacitor must be implemented at the same time as other semiconductor devices, the MIM type analog capacitor must be electrically connected to the semiconductor device through a metal wiring, which is an interconnection line.
이하, 첨부된 도면을 참조하여 종래의 DRAM 커패시터 제조방법에 대하여 설명하기로 한다.Hereinafter, a conventional DRAM capacitor manufacturing method will be described with reference to the accompanying drawings.
도 1a 내지 도 1e는 종래의 DRAM 커패시터 제조방법을 나타낸 공정단면도이다.1A through 1E are cross-sectional views illustrating a conventional DRAM capacitor manufacturing method.
도 1a에 도시한 바와 같이 반도체 기판(10)에 메모리 셀 영역과 로직 회로영역을 정의한 후, 전면에 제 1 폴리 실리콘을 증착하고 선택적으로 패터닝하여 복수개의 게이트 전극(11a,11b)을 형성한다. 이때, 상기 게이트 전극(11a,11b) 하부에는 게이트 절연막이 형성되고, 상부에는 캡 절연막이 형성된다.After defining a memory cell region and a logic circuit region on the semiconductor substrate 10 as shown in FIG. 1A, a plurality of gate electrodes 11a and 11b are formed by depositing and selectively patterning first polysilicon on the front surface. In this case, a gate insulating film is formed below the gate electrodes 11a and 11b, and a cap insulating film is formed on the top.
그리고 상기 게이트 전극(11a,11b) 측면에 절연막 스페이서(12)를 형성한 후, 불순물 이온주입 공정을 통해 소오스/드레인 영역(S/D)을 형성한다.After forming the insulating film spacer 12 on the side surfaces of the gate electrodes 11a and 11b, the source / drain regions S / D are formed through an impurity ion implantation process.
이어서, 상기 게이트 전극(11b) 및 소오스/드레인 영역(S/D)에 살리사이드(salicide)(13)를 형성한다. 이때, 상기 로직 회로 영역은 신호 전송 속도를 중요시하므로 폴리 실리콘층과 기판의 저항을 최소화하기 위해 살리사이드(13)를 형성한다.Subsequently, a salicide 13 is formed in the gate electrode 11b and the source / drain regions S / D. In this case, since the logic circuit area is important for the signal transmission speed, the salicide 13 is formed to minimize the resistance of the polysilicon layer and the substrate.
도 1b에 도시한 바와 같이 상기 기판(10) 전면에 제 2 폴리 실리콘층을 증착한 후, 상기 메모리 셀 영역의 게이트 전극(11a)상에 서로 걸치도록 선택적으로 식각하여 복수개의 플러그(14)를 형성한다.As shown in FIG. 1B, after depositing a second polysilicon layer on the entire surface of the substrate 10, the plurality of plugs 14 may be selectively etched to cross each other on the gate electrode 11a of the memory cell region. Form.
이어, 상기 기판(10) 전면에 제 1 평탄화용 절연막(15)을 형성한 후, 상기 메모리 셀 영역의 드레인 영역(D)상의 플러그(14)가 소정부분 노출되도록 선택적으로 식각 제거하여 제 1 콘택홀을 형성한다.Subsequently, after the first planarization insulating layer 15 is formed on the entire surface of the substrate 10, the first contact is selectively etched away so that the plug 14 on the drain region D of the memory cell region is exposed to a predetermined portion. Form a hole.
이어, 상기 제 1 콘택홀을 포함한 전면에 제 3 폴리 실리콘층을 증착하고 선택적으로 패터닝하여 상기 메모리 셀 영역에 비트라인(16)을 형성한다.Subsequently, a third polysilicon layer is deposited on the entire surface including the first contact hole and selectively patterned to form a bit line 16 in the memory cell region.
도 1c에 도시한 바와 같이 상기 비트라인(16)을 포함한 기판(10) 전면에 제 2 평탄화용 절연막(17)을 형성하고, 상기 메모리 셀 영역의 소오스 영역(S)의 플러그(14)가 소정부분 노출되도록 상기 제 1, 제 2 평탄화용 절연막(15)(17)을 선택적으로 식각 제거하여 제 2 콘택홀을 형성한다.As shown in FIG. 1C, a second planarization insulating layer 17 is formed on the entire surface of the substrate 10 including the bit line 16, and the plug 14 of the source region S of the memory cell region is predetermined. The first and second planarization insulating layers 15 and 17 are selectively etched away so as to partially expose the second contact holes.
이어, 상기 제 2 콘택홀을 포함한 전면에 제 4 폴리 실리콘층(18)을 증착하고, 상기 제 4 폴리 실리콘층(18)상에 제 1 절연막(19)을 차례로 형성한 후, 상기 제 1 절연막(19)상에 포토레지스트(PR)를 증착한다.Subsequently, a fourth polysilicon layer 18 is deposited on the entire surface including the second contact hole, a first insulating layer 19 is sequentially formed on the fourth polysilicon layer 18, and then the first insulating layer is formed. A photoresist PR is deposited on (19).
그리고 노광 및 현상공정을 이용하여 선택적으로 상기 포토레지스트(PR)를 패터닝하여 커패시터의 하부전극을 정의한다.The lower surface of the capacitor is defined by selectively patterning the photoresist PR using an exposure and development process.
도 1d에 도시한 바와 같이 상기 패터닝된 포토레지스트(PR)를 마스크로 하여 상기 제 4 폴리 실리콘층(18)과 제 1 절연막(19)을 제거하여 커패시터의 하부전극(18a)을 형성한다.As shown in FIG. 1D, the fourth polysilicon layer 18 and the first insulating layer 19 are removed using the patterned photoresist PR as a mask to form the lower electrode 18a of the capacitor.
이어, 상기 패터닝된 포토레지스트(PR)를 제거하고, 상기 제 1 절연막(19)상에 제 5 폴리 실리콘층(20)을 증착한 후, 이방성 식각 공정을 통해 상기 제 4 폴리 실리콘층(18)과 제 1 절연막(19) 측면에 제 5 폴리 실리콘 측벽(20a)을 형성하고, 상기 제 1 절연막(19)을 제거한다.Subsequently, the patterned photoresist PR is removed, a fifth polysilicon layer 20 is deposited on the first insulating layer 19, and then the fourth polysilicon layer 18 is subjected to an anisotropic etching process. And a fifth polysilicon sidewall 20a is formed on the side surface of the first insulating film 19, and the first insulating film 19 is removed.
도 1e에 도시한 바와 같이 상기 커패시터의 하부전극(18a) 및 제 5 폴리 실리콘 측벽(20a)을 포함한 기판(10) 전면에 유전체막(21)을 형성하고, 상기 유전체막(21)상에 제 6 폴리 실리콘층(22)을 증착하여 DRAM 커패시터의 상부전극(22a)을 형성한다.As shown in FIG. 1E, a dielectric film 21 is formed on the entire surface of the substrate 10 including the lower electrode 18a and the fifth polysilicon sidewall 20a of the capacitor, and the dielectric film 21 is formed on the dielectric film 21. 6 polysilicon layer 22 is deposited to form upper electrode 22a of the DRAM capacitor.
한편, DRAM 커패시터 형성 공정에 수반되는 고온 열처리 공정(누설전류 특성을 개선하기 위한 산화공정(ONO))인해 상기 살리사이드(13)에 응집 현상이 발생하여 전기적 특성의 열화가 발생한다.On the other hand, due to the high temperature heat treatment process (oxidation process (ONO) for improving the leakage current characteristic) involved in the DRAM capacitor formation process, the agglomeration phenomenon occurs in the salicide 13, resulting in deterioration of electrical characteristics.
이후, 도면에는 도시하지 않았지만 배선간 상호연결을 위해 2개 정도의 금속층이 형성된다.Thereafter, although not shown in the figure, about two metal layers are formed for interconnection between the wirings.
상기와 같은 종래의 DRAM 커패시터의 제조방법에 있어서는 다음과 같은 문제점이 있다.The conventional method of manufacturing a DRAM capacitor as described above has the following problems.
반도체 기판상에 DRAM과 로직 회로를 동시에 구현하는 MDL(Merged DRAM with LOGIC)소자의 경우, PIP 구조를 갖는 커패시터는 DRAM부를 구현하기 위해 워드라인, 비트라인, 하부전극, 상부전극 즉 4개의 폴리 전도층과, 배선간 상호 연결을 위한 2개 정도의 금속층이 요구된다.In the case of MDL (Merged DRAM with LOGIC) devices that simultaneously implement DRAM and logic circuits on a semiconductor substrate, a capacitor having a PIP structure includes a word line, a bit line, a lower electrode, and an upper electrode, that is, four poly-conductors to implement a DRAM part. A layer and about two metal layers are required for interconnection between the wirings.
그리고 로직 회로부를 구현하기 위해서는 트랜지스터의 게이트, 즉 하나의 폴리 전도층과 배선간 상호연결을 위한 여러 개의 금속층이 요구된다.In addition, the implementation of the logic circuit portion requires a gate of the transistor, that is, a plurality of metal layers for interconnecting one poly conductive layer and wiring.
따라서, DRAM부 및 로직 회로부의 금속배선 공정이 이루어지기 전 폴리 전도층으로 인해 DRAM부와 로직 회로부간의 단차가 매우 커서 후속 금속배선 공정을 위한 평탄화 공정이 필요하다.Therefore, before the metal wiring process of the DRAM unit and the logic circuit unit is performed, the step between the DRAM unit and the logic circuit unit is very large due to the poly conductive layer, and a planarization process for the subsequent metal wiring process is required.
그리고 금속배선 공정시 매우 깊은 금속 콘택 구현이 요구된다.In the metallization process, a very deep metal contact is required.
또한, DRAM 커패시터 형성시 수반되는 고온 열처리 공정으로 인해 로직 회로부의 전송속도를 향상시키기 위한 살리사이드층에 응집 현상이 발생하여 전기적 특성의 열화가 발생한다.In addition, due to the high temperature heat treatment process involved in the formation of the DRAM capacitor, agglomeration occurs in the salicide layer to improve the transfer speed of the logic circuit, thereby causing deterioration of electrical characteristics.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, MML 반도체장치에서 DRAM 커패시터의 구조를 PIP형에서 MIM형으로 형성함으로써 PIP형 커패시터에 비해 공정을 단순화시킬 수 있는 DRAM 커패시터의 제조방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and provides a DRAM capacitor manufacturing method that can simplify the process compared to the PIP capacitor by forming the structure of the DRAM capacitor from the PIP type to the MIM type in the MML semiconductor device Its purpose is to.
도 1a 내지 도 1e는 종래의 DRAM 커패시터 제조방법을 나타낸 공정단면도1A through 1E are cross-sectional views illustrating a conventional DRAM capacitor manufacturing method.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 DRAM 커패시터 제조방법을 나타낸 공정단면도2A through 2F are cross-sectional views illustrating a method of manufacturing a DRAM capacitor according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
100 : 반도체 기판 101 : 제 1 절연막100 semiconductor substrate 101 first insulating film
102 : 제 2 절연막 103a,103b : 제 1 금속층102: second insulating film 103a, 103b: first metal layer
104a.104b : 제 2 금속층 105 : 제 3 절연막104a.104b: second metal layer 105: third insulating film
106 : 비아홀 107 : 베리드 금속층106: via hole 107: buried metal layer
108a : 제 3 금속층 스페이서 108b : 제 3 금속층 패턴108a: third metal layer spacer 108b: third metal layer pattern
109 : 유전체막 110 : 제 4 금속층109: dielectric film 110: fourth metal layer
112 : 제 4 절연막112: fourth insulating film
상기와 같은 목적을 달성하기 위한 본 발명의 DRAM 커패시터의 제조방법은 MDL 반도체장치에 있어서, 반도체 기판에 메모리 셀 영역과 로직 회로 영역을 정의한 후, 상기 전면에 제 1, 제 2 절연막을 차례로 형성하는 공정과, 상기 메모리 셀 영역에 스토리지 콘택홀을 형성함과 동시에 로직 회로 영역에 금속층간 연결 콘택홀을 형성하는 공정과, 상기 스토리지 콘택홀과 금속층간 연결 콘택홀에 제 1 금속층을 형성하는 공정과, 상기 로직 회로 영역에 일정간격을 갖고, 상기 제 1 금속층과 연결되도록 복수개의 제 2 금속층을 형성하는 공정과, 상기 메모리 셀 영역의 제 2 금속층이 소정부분 노출되도록 제 2 금속층상과 로직영역의 제 2 금속층에 비아홀 갖는 제 3 절연막을 형성하는 공정과, 상기 로직 회로 영역의 제 2 금속층과 연결되도록 제 3 금속층 패턴을 형성함과 동시에 상기 메모리 셀 영역의 제 2 금속층과 제 2 절연막의 측벽에 제 3 금속층 스페이서를 형성하는 공정과, 상기 메모리 셀 영역의 제 3 절연막을 제거하고, 상기 메모리 셀 영역에 유전체막을 형성하는 공정과, 상기 기판 전면에 선택적으로 패터닝된 제 4 금속층을 형성하는 공정을 포함하는 것을 특징으로 한다.In the method of manufacturing a DRAM capacitor of the present invention for achieving the above object, in the MDL semiconductor device, after defining a memory cell region and a logic circuit region on the semiconductor substrate, the first and second insulating films are sequentially formed on the front surface. Forming a storage contact hole in the memory cell region and forming a connection contact hole between metal layers in a logic circuit region, and forming a first metal layer in the storage contact hole and the connection contact hole between the metal layers; Forming a plurality of second metal layers at predetermined intervals in the logic circuit region to be connected to the first metal layer, and forming a plurality of second metal layers of the memory cell region to expose a predetermined portion of the second metal layer and the logic region. Forming a third insulating film having via holes in the second metal layer, and forming a third metal layer pattern to be connected to the second metal layer in the logic circuit region And forming a third metal layer spacer on sidewalls of the second metal layer and the second insulating film of the memory cell region, removing the third insulating film of the memory cell region, and forming a dielectric film on the memory cell region. And forming a fourth patterned metal layer selectively patterned on the entire surface of the substrate.
또한, 본 발명의 DRAM 커패시터의 제조방법에 의하면 상기 제 3 금속층 패턴과 제 3 금속층 스페이서를 형성한 후, UVAS(UV Ashing) 공정을 실시하는 것이 바람직하다.In addition, according to the method for manufacturing a DRAM capacitor of the present invention, after forming the third metal layer pattern and the third metal layer spacer, it is preferable to perform a UVAS (UV Ashing) process.
또한, 상기 메모리 셀 영역의 제 3 절연막 제거는 습식식각 공정을 이용하는 것이 바람직하다.In addition, it is preferable to use a wet etching process to remove the third insulating layer of the memory cell region.
또한, 상기 제 3 절연막을 형성한 후, 전면에 베리드 금속층을 형성하는 공정을 더 포함하는 것이 바람직하다.In addition, after the third insulating film is formed, it is preferable to further include a step of forming a buried metal layer on the entire surface.
또한, 상기 베리드 금속층을 건식식각 공정에 의해 제거하는 것을 더 포함하는 것이 바람직하다.In addition, it is preferable to further include removing the buried metal layer by a dry etching process.
또한, 상기 제 2 절연막은 질화막 계열인 것이 바람직하다.In addition, the second insulating film is preferably a nitride film-based.
또한, 상기 제 2 절연막은 제 3 절연막 제거시 베리어 역할을 하는 것이 바람직하다.In addition, the second insulating film preferably serves as a barrier when the third insulating film is removed.
이하, 첨부된 도면을 참조하여 본 발명의 DRAM 커패시터의 제조방법에 대하여 보다 상세히 설명하기로 한다.Hereinafter, a method of manufacturing the DRAM capacitor of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 DRAM 커패시터의 제조방법을 나타낸 공정 단면도이다.2A through 2F are cross-sectional views illustrating a method of manufacturing a DRAM capacitor according to an exemplary embodiment of the present invention.
먼저, 반도체 기판(100)에 메모리 셀 영역과 로직 회로 영역을 정의한 후, 도면에는 도시하지 않았지만 상기 메모리 셀 영역에 워드라인, 비트라인을 형성하고 상기 로직 회로 영역에 게이트 전극을 형성한다.First, after the memory cell region and the logic circuit region are defined in the semiconductor substrate 100, word lines and bit lines are formed in the memory cell region and gate electrodes are formed in the logic circuit region.
이어, 도 2a에 도시한 바와 같이 상기 기판(100) 전면에 제 1 절연막(101)을 형성하고 평탄화 공정을 실시한 후, 상기 제 1 절연막(101)상에 제 2 절연막(102)을 형성한다. 이때, 상기 제 2 절연막(102)은 질화막 계열이다.Subsequently, as shown in FIG. 2A, a first insulating film 101 is formed on the entire surface of the substrate 100 and a planarization process is performed. Then, a second insulating film 102 is formed on the first insulating film 101. In this case, the second insulating film 102 is a nitride film series.
이어, 상기 메모리 셀 영역과 로직 회로 영역에 스토리지 콘택홀과 금속층간연결 콘택홀을 동시에 형성한 후, 상기 스토리지 콘택홀과 금속층간 연결 콘택홀에 이방성 식각 공정을 통해 제 1 금속층(103a,103b)을 형성한다. 이때, 상기 제 1 금속층(103a,103b)은 텅스텐이다.Subsequently, the storage contact hole and the metal layer connection contact hole are simultaneously formed in the memory cell area and the logic circuit area, and then the first metal layers 103a and 103b are subjected to an anisotropic etching process in the storage contact hole and the metal layer connection contact hole. To form. In this case, the first metal layers 103a and 103b are tungsten.
그리고 상기 제 1 금속층(103a,103b)과 연결되는 복수개의 제 2 금속층(104a,104b)을 형성한다.In addition, a plurality of second metal layers 104a and 104b connected to the first metal layers 103a and 103b are formed.
도 2b에 도시한 바와 같이 상기 제 2 금속층(104a,104b)을 포함한 전면에 평탄화 공정을 이용하여 제 3 절연막(105)을 형성하고, 상기 제 3 절연막(105)상에 제 1 포토레지스트를 증착한 후, 노광 및 현상공정을 선택적으로 패터닝하여 제 1 포토레지스트 패턴(PR1)을 형성한다.As shown in FIG. 2B, a third insulating film 105 is formed on the entire surface including the second metal layers 104a and 104b using a planarization process, and a first photoresist is deposited on the third insulating film 105. Thereafter, the exposure and development processes are selectively patterned to form the first photoresist pattern PR1.
상기 제 1 포토레지스트 패턴(PR1)을 마스크로 하여 식각 공정을 통해 상기 메모리 셀 영역의 상기 제 2 금속층(104a)이 소정부분 노출되도록 상기 제 2 금속층(104a)상에만 제 3 절연막(105)이 남도록 선택적으로 제거한다. 그리고 로직 회로 영역은 상기 제 2 금속층(104b)이 소정부분 노출된 비아홀(106)이 형성되도록 상기 제 3 절연막(105)을 선택적으로 제거한다.Using the first photoresist pattern PR1 as a mask, the third insulating layer 105 may be formed only on the second metal layer 104a to expose a predetermined portion of the second metal layer 104a of the memory cell region through an etching process. Remove it selectively to remain. The logic circuit region selectively removes the third insulating layer 105 to form a via hole 106 in which the second metal layer 104b is partially exposed.
도 2c에 도시한 바와 같이 상기 제 1 포토레지스트 패턴(PR1)을 제거한 후, 상기 기판(100) 전면에 베리드 금속층(107)을 형성한다. 이때, 상기 베리드 금속층(107)은 Ti, TiN를 사용한다.As shown in FIG. 2C, the buried metal layer 107 is formed on the entire surface of the substrate 100 after removing the first photoresist pattern PR1. In this case, the buried metal layer 107 uses Ti, TiN.
이어, 상기 베리드 금속층(107)상에 제 3 금속층을 증착하고 에치백 공정을 통해 상기 메모리 셀 영역의 상기 제 2 금속층(104a)과 제 3 절연막(105) 측벽에 제 3 금속층 스페이서(108a)를 형성하고, 상기 로직 회로 영역의 상기 제 1비아홀(106)에 제 3 금속층 패턴(108b)을 형성한다.Subsequently, a third metal layer is deposited on the buried metal layer 107 and a third metal layer spacer 108a is formed on sidewalls of the second metal layer 104a and the third insulating layer 105 of the memory cell region through an etch back process. And a third metal layer pattern 108b in the first via hole 106 in the logic circuit region.
도 2d에 도시한 바와 같이 전면에 제 2 포토레지스트를 증착하고 노광 및 현상공정을 이용하여 상기 로직 회로 영역상에만 남도록 제 2 포토레지스트 패턴(PR2)을 형성한다.As shown in FIG. 2D, a second photoresist is deposited on the entire surface, and a second photoresist pattern PR2 is formed to remain only on the logic circuit region by using an exposure and development process.
그리고 상기 제 2 포토레지스트 패턴(PR2)을 마스크로 하여 건식식각 공정을 통해 노출된 베리드 금속층(107)을 제거한 후, 습식식각 공정을 이용하여 상기 메모리 셀 영역의 제 3 절연막(105)을 선택적으로 식각 제거하여 커패시터의 하부전극을 형성한다.After removing the buried metal layer 107 exposed through the dry etching process using the second photoresist pattern PR2 as a mask, the third insulating layer 105 of the memory cell region is selectively selected using the wet etching process. Etching to form a lower electrode of the capacitor.
한편, 상기 제 3 절연막(105) 제거시 상기 제 2 절연막(102)이 습식식각 공정의 베리어 역할을 한다.Meanwhile, when the third insulating layer 105 is removed, the second insulating layer 102 serves as a barrier for the wet etching process.
도 2e에 도시한 바와 같이 제 2 포토레지스 패턴(PR2)을 제거한 후, UVAS(UV Ashing) 공정을 진행한 후, 전면에 유전체막(109)을 형성한다. 이때, 상기 UVAS 공정은 후 공정에 형성될 커패시터의 누설전류를 최소화하기 위해 하부전극으로 사용되는 Al, W, Ti/TiN 등의 표면을 살짝 산화시키는 공정이다.After removing the second photoresist pattern PR2 as shown in FIG. 2E, a UV ASing process is performed, and then a dielectric film 109 is formed on the entire surface. At this time, the UVAS process is a step of slightly oxidizing the surface of Al, W, Ti / TiN and the like used as the lower electrode in order to minimize the leakage current of the capacitor to be formed in a later process.
이어, 상기 메모리 셀 영역상에 제 3 포토레지스트 패턴(PR3)을 형성한 후, 상기 로직 회로 영역의 상기 노출된 베리드 금속층(107)과 유전체막(109)을 제거한다.Subsequently, after the third photoresist pattern PR3 is formed on the memory cell region, the exposed buried metal layer 107 and the dielectric layer 109 of the logic circuit region are removed.
도 2f에 도시한 바와 같이 상기 기판(100) 전면에 제 4 금속층(110)을 증착하고, 상기 제 4 금속층(110)을 선택적으로 패터닝한다. 이때, 상기 메모리 셀 영역에 DRAM 커패시터의 상부전극이 형성된다.As shown in FIG. 2F, a fourth metal layer 110 is deposited on the entire surface of the substrate 100, and the fourth metal layer 110 is selectively patterned. In this case, an upper electrode of the DRAM capacitor is formed in the memory cell region.
이어, 상기 기판(100) 전면에 평탄화 공정을 이용하여 제 4 절연막(112)을 형성한다.Subsequently, a fourth insulating layer 112 is formed on the entire surface of the substrate 100 by using a planarization process.
이상에서 설명한 바와 같이 본 발명의 DRAM 커패시터의 제조방법에 의하면, MDL 소자의 경우 DRAM부에 워드라인, 비트라인의 2개의 폴리 전도층과 하부전극, 상부전극의 2개의 금속층 그리고 2번의 평탄화 공정으로 인하여 종래 경우보다 DRAM부와 로직 회로부간의 단차를 감소시킬 수 있다.As described above, according to the method of manufacturing the DRAM capacitor of the present invention, in the case of the MDL device, two poly conductive layers of a word line, a bit line, a lower electrode, two metal layers of an upper electrode, and two planarization processes are used in a DRAM part. Therefore, the step between the DRAM section and the logic circuit section can be reduced compared to the conventional case.
또한, PIP형 DRAM 커패시터를 적용하는 복합 반도체 제품을 생산하기 위해 적용되는 공정 수 보다 훨씬 적은 공정 단계를 가지므로 생산단가와 생산기간을 단축할 수 있다.In addition, since the process steps are much smaller than the number of processes applied to produce a composite semiconductor product using a PIP-type DRAM capacitor, production cost and production time can be shortened.
그리고 복합 반도체장치에서 매우 깊은 금속 콘택을 제거할 수 있으므로 별도의 장비투자 없이 기존의 장비로 공정 진행이 가능하다.In addition, since the deep metal contact can be removed from the complex semiconductor device, the process can be performed with existing equipment without additional equipment investment.
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