KR20040036798A - Method of forming a isolation layer in a semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 STI(Shallow Trench Isolation) 공정으로 형성된 소자 분리막의 상부 모서리(Top corner)에 모우트(Moat)가 발생되고 전계가 집중되는 것을 방지할 수 있는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a device isolation layer of a semiconductor device, and in particular, it is possible to prevent the occurrence of moat and concentration of an electric field in the top corner of the device isolation layer formed by a shallow trench isolation (STI) process. The present invention relates to a method for forming an isolation film for a semiconductor device.
일반적으로, 반도체 기판은 트랜지스터를 포함한 각종 반도체 소자가 형성되는 활성 영역(Active region)과 반도체 소자를 전기적으로 격리하기 위하여 소자 분리막이 형성되는 소자분리 영역(Isolation region)으로 구분된다.In general, a semiconductor substrate is divided into an active region in which various semiconductor devices including transistors are formed, and an isolation region in which an isolation layer is formed to electrically isolate the semiconductor device.
소자 분리막을 형성하는 공정으로는 LOCOS(Local Oxidation) 공정과, STI(Shallow Trench Isolation) 공정이 있다. LOCOS 공정은 패드 산화막과 패드 질화막을 순차적으로 형성하고 식각 공정으로 소자분리 영역의 기판을 노출시킨 후 산화공정으로 기판의 노출된 영역을 산화시켜 소자 분리막을 형성하는 공정이다. STI 공정은 패드 산화막과 패드 질화막을 순차적으로 형성하고 식각 공정으로 소자분리 영역의 기판을 노출시킨 후 기판의 노출된 영역을 식각하여 트렌치를 형성하고 절연물질로 트렌치를 매립하여 소자 분리막을 형성하는 공정이다.Processes for forming an isolation layer include a LOCOS (Local Oxidation) process and a STI (Shallow Trench Isolation) process. The LOCOS process is a process of forming a device isolation layer by sequentially forming a pad oxide layer and a pad nitride layer, exposing a substrate of an element isolation region by an etching process, and then oxidizing an exposed region of the substrate by an oxidation process. In the STI process, a pad oxide film and a pad nitride film are sequentially formed and an etching process is performed to expose a substrate of an isolation region, and then an exposed region of the substrate is etched to form a trench, and a trench is formed of an insulating material to form an isolation layer. to be.
상기에서, LOCOS 공정은 장시간의 고온 산화 공정으로 진행되므로 기판에 주입된 채널 저지 이온이 측면으로 확산되고, 버즈 빅(Bird's beak)이 발생되어 소자의 전기적 특성을 저하시키는 문제점이 발생된다. 또한, 소자 분리막을 깊게 형성할 경우 기판에 스트레스가 가해지고 평탄성이 저하되며 버즈 빅에 의해 소자 분리막의 가장자리가 얇아지는 현상(Field Thinning Effect)이 심하게 발생되어 소자분리 특성이 저하되는 문제점이 발생될 수 있다. 따라서, 0.25um 이하의 제조 공정에서는 LOCOS 공정을 적용하여 소자 분리막을 형성하는데 한계가 있다.In the above, since the LOCOS process proceeds to a long time high temperature oxidation process, channel blocking ions injected into the substrate are diffused to the side, and a bird's beak is generated, thereby deteriorating the electrical characteristics of the device. In addition, when the device isolation layer is deeply formed, stress is applied to the substrate and flatness is reduced, and the edge of the device isolation layer is thinned due to buzz big (Field Thinning Effect). Can be. Therefore, in the manufacturing process of 0.25um or less, there is a limit in forming the device isolation layer by applying the LOCOS process.
이러한 LOCOS 공정의 문제점을 해결하기 위하여 0.25um 이하의 제조 공정에서는 STI 공정으로 소자 분리막을 형성한다. STI 공정으로 소자 분리막을 형성할 경우, 버즈 빅이 발생하지 않고 소자 분리 특성이 우수하다는 장점이 있다. 하지만, STI 공정으로 소자 분리막을 형성하는 경우에는 상부 모서리(Top coner)와 하부 모서리(Bottom corner)에 전계가 집중되어 소자의 전기적 특성이 저하되는 문제점이 있으며, 디자인 룰이 작아지면서 트렌치를 절연물질로 매립하는데 어려움이 있다. 또한, 트렌치를 절연물질로 매립하기 위하여 전체 상부에 절연물질층을 형성한 후에는 트렌치에만 절연물질을 잔류시키기 위하여 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정과 같은 평탄화 공정이 진행되어야 하며, 이로 인해 소자 분리막을 형성한 후 기판 표면의 균일도가 저하되고 소자 분리막의 상부 가장자리에 모우트(Moat)가 발생되어 INWE(Inverse Narrow Width Effect) 및 험프(Hump)와 같은 부작용이 발생될 수 있다.In order to solve the problem of the LOCOS process, a device isolation layer is formed by an STI process in a manufacturing process of 0.25 μm or less. When the device isolation layer is formed by the STI process, there is an advantage in that the device isolation characteristic is excellent without the occurrence of buzz big. However, when the device isolation layer is formed by the STI process, an electric field is concentrated at the top and bottom corners, thereby deteriorating the electrical characteristics of the device. As the design rule decreases, the trench insulation material is reduced. There is difficulty in landfilling. In addition, after the insulating material layer is formed on the entire upper part to fill the trench with an insulating material, a planarization process such as a chemical mechanical polishing (CMP) process must be performed to leave the insulating material only in the trench. Therefore, after forming the device isolation layer, uniformity of the surface of the substrate may be lowered, and a moat may be generated at the upper edge of the device isolation layer, thereby causing side effects such as an inverse narrow width effect (INWE) and a hump.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 소자 분리 영역의 가장 자리에 식각 경사면을 형성하고, 패드 산화막 및 패드 질화막 패턴의 측벽에 절연막으로 스페이서를 형성한 상태에서 트렌치를 형성한 후 절연물질로 트렌치를 매립하여 소자 분리막을 형성함으로써, 트렌치의 상부 모서리가 둥글게 형성되어 전계가 집중되는 것을 방지하고 절연막 스페이서에 의해 소자 분리막의 상부가 넓게 형성되어 화학적 기계적 연마 공정 후 패드 질화막 및 패드 산화막 제거 시 소자 분리막의 상부 모서리에 모우트가 발생되는 것을 방지할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공하는데 그 목적이 있다.Therefore, in order to solve the above problem, the present invention forms an etched inclined surface at the edge of the device isolation region, and forms a trench in the state where spacers are formed on the sidewalls of the pad oxide film and the pad nitride film pattern with an insulating material. By filling the trench to form an isolation layer, the upper edge of the trench is rounded to prevent the electric field from being concentrated and the upper portion of the isolation layer is formed by the insulating layer spacer so that the device is removed when the pad nitride layer and the pad oxide layer are removed after the chemical mechanical polishing process. It is an object of the present invention to provide a method for forming a device isolation layer of a semiconductor device capable of preventing a moat from occurring at an upper edge of the separator.
도 1a 내지 도 1i는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도들이다.1A to 1I are cross-sectional views of devices for describing a method of forming a device isolation film of a semiconductor device according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
101 : 반도체 기판102 : 패드 산화막101 semiconductor substrate 102 pad oxide film
103 ; 패드 질화막104 : 포토레지스트 패턴103; Pad Nitride Film 104: Photoresist Pattern
105 : 식각 경사면106 : 비정질 실리콘층105: etching slope 106: amorphous silicon layer
107 : 비정질 실리콘 스페이서108 : 트렌치107: amorphous silicon spacer 108: trench
109 : 절연막 스페이서110 : 절연 물질층109: insulating film spacer 110: insulating material layer
111 : 소자 분리막111: device isolation film
본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법은 반도체 기판 상부에 소자 분리 영역이 정의된 패드 산화막 및 패드 질화막을 적층 구조로 형성하는 단계와, 패드 산화막 및 패드 질화막의 측면에 절연막 스페이서를 형성하는 단계와, 소자 분리 영역의 중앙 부분에 트렌치를 형성하는 단계와, 전체 상부에 절연 물질층을 형성하여 트렌치를 매립하는 단계 및 패드 질화막이 목표 두께로 잔류할 때까지 평탄화 공정을 실시한 후 패드 질화막 및 패드 산화막을 제거하는 단계를 포함한다.The method of forming a device isolation layer of a semiconductor device according to an embodiment of the present invention includes forming a pad oxide film and a pad nitride film in which a device isolation region is defined on a semiconductor substrate in a stacked structure, and insulating film spacers on side surfaces of the pad oxide film and the pad nitride film. Forming a trench, forming a trench in a central portion of the device isolation region, forming an insulating material layer over the entire area, filling the trench, and performing a planarization process until the pad nitride film remains at a target thickness. Removing the nitride film and the pad oxide film.
한편, 적층 구조를 형성한 후 절연막 스페이서를 형성하기 전에, 소자 분리 영역의 가장자리에 폴리머가 형성되도록 과도 식각을 실시하여 소자 분리 영역의 중앙 부분의 반도체 기판을 식각하면서 소자 분리 영역의 가장 자리에 식각 경사면을 형성하는 단계를 포함할 수 있으며, 이 경우 절연막 스페이서는 식각 경사면 상부에 형성된다. 이때, 과도 식각 공정은 CHF3가스, CF4가스 또는 이들의 혼합 가스를 식각 가스로 사용하여, 소자 분리 영역의 중앙부분을 50 내지 400Å의 깊이로식각한다. 식각 경사면은 폭이 0.02um 내지 0.07um이고, 측면의 경사각은 20 내지 50도가 되도록 형성된다.On the other hand, after forming the stacked structure and before forming the insulating film spacer, the excessive etching is performed so that a polymer is formed on the edge of the device isolation region to etch the semiconductor substrate in the central portion of the device isolation region while etching to the edge of the device isolation region And forming an inclined surface, in which case the insulating layer spacer is formed on the etching inclined surface. At this time, the transient etching process uses a CHF 3 gas, CF 4 gas or a mixture of these as an etching gas, etching the central portion of the device isolation region to a depth of 50 to 400 kPa. The etching slope is 0.02um to 0.07um in width, and the inclination angle of the side is formed to be 20 to 50 degrees.
절연막 스페이서는 패드 질화막 및 패드 산화막의 측면을 포함한 전체 상부에 비정질 실리콘층을 형성하는 단계와, 건식 식각 공정으로 비정질 실리콘층을 패드 질화막 및 패드 산화막의 측면에만 잔류시켜 비정질 실리콘 스페이서를 형성하는 단계 및 비정질 실리콘 스페이서를 산화시키는 단계를 통해 형성할 수 있다. 이때, 비정질 실리콘층은 400 내지 600℃의 온도에서 저압 화학기상 증착법으로 형성할 수 있으며, 건식 식각 공정은 200 내지 400W의 전력과 1000mTorr 내지 2000mTorr의 압력 조건에서 CF4가스를 이용하여 비정질 실리콘층을 식각한다. 한편, 비정질 실리콘 스페이서의 산화 공정은 O2플라즈마 처리로 진행하는 것이 가능하며, O2플라즈마 처리는 50 내지 200℃의 온도에서 O2애슁 공정으로 실시하거나 O2이온 주입 공정으로 실시할 수 있다.Forming an amorphous silicon layer on the entire surface including the sides of the pad nitride film and the pad oxide film; and leaving the amorphous silicon layer on only the sides of the pad nitride film and the pad oxide film by a dry etching process to form an amorphous silicon spacer; It can be formed through the step of oxidizing the amorphous silicon spacer. In this case, the amorphous silicon layer may be formed by a low pressure chemical vapor deposition method at a temperature of 400 to 600 ℃, dry etching process using an amorphous silicon layer using a CF 4 gas at a power of 200 to 400W and pressure of 1000mTorr to 2000mTorr. Etch it. On the other hand, the oxidation step of the amorphous silicon spacers it is possible to proceed to the O 2 plasma process, O 2 plasma treatment may be performed or carried out by O 2 ion implantation process by O 2 ashing process at a temperature of 50 to 200 ℃.
트렌치를 형성한 후 절연 물질층을 형성하기 전에, 트렌치의 측면 및 저면을 산화 공정으로 산화시켜 트렌치의 측면 및 저면에 표면 산화막을 형성하여 트렌치의 저면 및 상부 모서리를 둥글게 형성할 수도 있다.After forming the trench and before forming the insulating material layer, the side and bottom of the trench may be oxidized to form a surface oxide film on the sides and the bottom of the trench to round the bottom and top edges of the trench.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be embodied in various different forms, and only the embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information. In the drawings, like reference numerals refer to like elements.
도 1a 내지 도 1i는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도들이다.1A to 1I are cross-sectional views of devices for describing a method of forming a device isolation film of a semiconductor device according to an embodiment of the present invention.
도 1a를 참조하면, 반도체 기판(101) 상부에 패드 산화막(102), 패드 질화막(103) 및 포토레지스트막(104)을 순차적으로 형성한다. 상기에서, 패드 산화막(102)은 50 내지 200Å의 두께로 형성하고, 패드 질화막(103)은 1000 내지 2000Å의 두께로 형성한다.Referring to FIG. 1A, a pad oxide film 102, a pad nitride film 103, and a photoresist film 104 are sequentially formed on the semiconductor substrate 101. In the above, the pad oxide film 102 is formed to a thickness of 50 to 200 kPa, and the pad nitride film 103 is formed to a thickness of 1000 to 2000 kPa.
도 1b를 참조하면, 노광 및 현상 공정으로 소자 분리 영역의 포토레지스트막을 제거하여 소자분리 영역이 정의된 포토레지스트 패턴(104)을 형성한다. 포토레지스트 패턴(104)이 형성되면, 포토레지스트막이 제거되어 노출된 패드 질화막(103) 및 패드 산화막(102)을 건식각 공정으로 제거하여 소자 분리 영역의 반도체 기판(101) 표면을 노출시킨다.Referring to FIG. 1B, the photoresist film of the device isolation region is removed by an exposure and development process to form a photoresist pattern 104 in which the device isolation region is defined. When the photoresist pattern 104 is formed, the photoresist film is removed to expose the pad nitride film 103 and the pad oxide film 102 by a dry etching process to expose the surface of the semiconductor substrate 101 in the device isolation region.
이후, 노출된 반도체 기판(101)의 가장자리 부분에 폴리머(도시되지 않음)가 쌓이도록 하면서 과도 식각을 실시하여 소자 분리 영역의 가장 자리보다 중앙 부분이 더 많이 식각되도록 하여 가장 자리의 기판(101)에 식각 경사면(105)을 발생시킨다. 이때, 소자 분리 영역의 가장 자리에 형성되는 식각 경사면(105)의 폭과 경사각은 소자의 집적도를 고려하여 조절할 수 있으며, 바람직하게는 식각 경사면(105)의 폭은 0.02um 내지 0.07um이 되도록 하며, 경사각은 20 내지 50도가되도록 한다.Subsequently, while the polymer (not shown) is accumulated at the edges of the exposed semiconductor substrate 101, excessive etching is performed so that the center portion is etched more than the edge of the device isolation region so that the edge of the substrate 101 is etched. The etching inclined surface 105 is generated. At this time, the width and the inclination angle of the etched inclined surface 105 formed at the edge of the device isolation region can be adjusted in consideration of the degree of integration of the device, preferably the width of the etched slope 105 is 0.02um to 0.07um , The angle of inclination should be 20 to 50 degrees.
이러한 과도 식각은 CHF3가스, CF4가스 또는 이들의 혼합 가스를 식각 가스로 사용하는데, CHF3의 공급 유량은 50 내지 70sccm이고, CF4의 공급 유량은 30 내지 50sccm이며, 운반 가스로 1000 내지 2000sccm의 Ar 가스가 함께 공급된다. 한편, 과도 식각 공정은 500mTorr 내지 2500mTorr의 압력과 600 내지 2000W의 파워를 인가한 상태에서 5초 내지 30초 동안 실시하며, 소자 분리 영역의 중앙부분이 50 내지 400Å 정도 식각되도록 실시한다.This excessive etching uses CHF 3 gas, CF 4 gas or a mixture thereof as an etching gas, the supply flow rate of CHF 3 is 50 to 70 sccm, the supply flow rate of CF 4 is 30 to 50 sccm, 1000 to 1000 as a carrier gas 2000 sccm of Ar gas is supplied together. On the other hand, the transient etching process is performed for 5 seconds to 30 seconds while applying a pressure of 500mTorr to 2500mTorr and a power of 600 to 2000W, and the center portion of the device isolation region is etched to about 50 to 400Å.
도 1c를 참조하면, 포토레지스트 패턴(도 1b의 104)을 제거한다.Referring to FIG. 1C, the photoresist pattern (104 in FIG. 1B) is removed.
도 1d를 참조하면, 패드 질화막(103) 및 패드 산화막(102)의 측면을 포함한 전체 상부에 비정질 실리콘층(106)을 형성한다. 이때, 비정질 실리콘층(106)은 패드 질화막(103) 및 패드 산화막(102)의 측면에 절연막 스페이서를 형성하기 위한 것이며, 400 내지 600℃의 온도에서 저압 화학기상 증착법(Low Pressure Chemical Vapor Deposition; LP CVD)으로 형성한다. 한편, 비정질 실리콘층(106)의 두께는 최종적으로 형성할 절연막 스페이서의 두께를 고려하여 결정하며, 500 내지 2000Å의 두께로 형성할 수도 있다.Referring to FIG. 1D, the amorphous silicon layer 106 is formed over the entire surface including the side surfaces of the pad nitride film 103 and the pad oxide film 102. At this time, the amorphous silicon layer 106 is for forming an insulating film spacer on the side of the pad nitride film 103 and the pad oxide film 102, and low pressure chemical vapor deposition (LP) at a temperature of 400 to 600 ℃; CVD). On the other hand, the thickness of the amorphous silicon layer 106 is determined in consideration of the thickness of the insulating film spacer to be finally formed, and may be formed to a thickness of 500 to 2000Å.
도 1e를 참조하면, 건식 식각 공정으로 비정질 실리콘층(도 1d의 106)을 패드 질화막(103) 및 패드 산화막(102)의 측면에만 잔류시켜 비정질 실리콘 스페이서(107)를 형성한다. 이때, 건식 식각 공정은 200 내지 400W의 전력(Power)과 1000mTorr 내지 2000mTorr의 압력 조건에서 CF4가스를 이용하여 비정질 실리콘층을 식각한다. CF4가스의 공급 유량은 50 내지 150sccm으로 설정하고, 1000 내지 14000sccm의 Ar 가스를 운반 가스로 함께 공급하는 것도 가능하다.Referring to FIG. 1E, an amorphous silicon layer (106 of FIG. 1D) is left only on side surfaces of the pad nitride film 103 and the pad oxide film 102 by a dry etching process to form an amorphous silicon spacer 107. In this case, in the dry etching process, the amorphous silicon layer is etched using CF 4 gas under a power condition of 200 to 400 W and a pressure of 1000 mTorr to 2000 mTorr. The supply flow rate of the CF 4 gas is set to 50 to 150 sccm, and it is also possible to supply 1000 to 14000 sccm of Ar gas together as a carrier gas.
이로써, 비정질 실리콘 스페이서(107)는 식각 경사면(도 1c의 105)의 상부에 위치하게 된다. 따라서, 비정질 실리콘 스페이서(107)에 의해 소자 분리 영역의 가장자리는 가려지고 중앙 영역만이 노출된다.As a result, the amorphous silicon spacer 107 is positioned above the etched slope 105 (FIG. 1C). Therefore, the edge of the device isolation region is covered by the amorphous silicon spacer 107 and only the central region is exposed.
도 1f를 참조하면, 노출된 소자 분리 영역의 반도체 기판(101)을 소정 깊이만큼 식각하여 트렌치(108)를 형성한다. 이때, 식각 경사면 상부에는 비정질 실리콘 스페이서(도 1e의 107)가 형성되어 있기 때문에, 소자 분리 영역의 가장자리는 식각되지 않고 식각 경사면(105)의 형태가 그대로 유지된다. 이로 인해, 트렌치(108)의 상부 모서리는 도 1b에서 과도 식각에 의해 형성된 식각 경사면(105)에 의해 둥근 형태가 된다.Referring to FIG. 1F, the trench 108 is formed by etching the semiconductor substrate 101 of the exposed device isolation region by a predetermined depth. In this case, since the amorphous silicon spacer 107 of FIG. 1E is formed on the etched slope, the edge of the device isolation region is not etched and the shape of the etched slope 105 is maintained as it is. As a result, the upper edge of the trench 108 is rounded by the etched slope 105 formed by the excessive etching in FIG. 1B.
이때, 트렌치(108)를 형성하기 위한 식각 공정은 압력을 5mTorr 내지 30mTorr로 조절하고 350 내지 550W의 탑파워(Top power)와 100 내지 300W의 바텀 파워(Bottom power)를 인가한 상태에서, N2가스, O2가스, HBr 가스 및 Cl2가스를 이용하여 2500 내지 4000Å의 깊이로 트렌치(107)를 형성하며, 반도체 기판(101)의 표면을 기준으로 트렌치(107) 측벽의 경사각이 70 내지 90도가 되도록 실시한다. 식각 공정에서 N2가스의 공급 유량은 5 내지 20 sccm으로 조절하고, HBr 가스의 공급 유량은 100 내지 150sccm으로 조절하고, Cl2가스의 공급 유량은 35 내지70sccm으로 조절하고, O2가스의 공급 유량은 2 내지 20 sccm으로 조절한다.In this case, in the etching process for forming the trench 108, the pressure is adjusted to 5 mTorr to 30 mTorr, and N 2 is applied while top power of 350 to 550 W and bottom power of 100 to 300 W are applied. The trench 107 is formed to a depth of 2500 to 4000 mm by using gas, O 2 gas, HBr gas, and Cl 2 gas, and the inclination angle of the sidewalls of the trench 107 is 70 to 90 based on the surface of the semiconductor substrate 101. It is carried out to be degrees. In the etching process, the supply flow rate of N 2 gas is adjusted to 5 to 20 sccm, the supply flow rate of HBr gas is adjusted to 100 to 150 sccm, the supply flow rate of Cl 2 gas is adjusted to 35 to 70 sccm, and supply of O 2 gas The flow rate is adjusted to 2 to 20 sccm.
트렌치(108)를 형성한 후에는 ATC(After Treatment Chamber) 처리를 30초 내지 1분 동안 실시하여 트렌치(108)의 측벽 및 저면에 발생된 식각 손상을 보완한다. 추가로, 산화 공정을 실시하여 트렌치(108)의 측면 및 저면에 산화막(도시되지 않음)을 형성함으로써, 트렌치(108)를 형성하는 과정에서 발생된 식각 손상을 보다 더 완화하고 트렌치(108)의 상부 모서리와 저면 모서리를 보다 더 둥글게 형성할 수도 있다.After the trench 108 is formed, an ATC (After Treatment Chamber) treatment is performed for 30 seconds to 1 minute to compensate for the etching damage generated on the sidewalls and the bottom of the trench 108. In addition, by performing an oxidation process to form an oxide film (not shown) on the side and bottom of the trench 108 to further mitigate the etching damage caused during the formation of the trench 108 and The upper and lower edges may be more rounded.
이후, 패드 산화막(102) 및 패드 질화막(103)의 측면에 형성된 비정질 실리콘 스페이서(도 1e의 107)를 산화시켜 패드 산화막(102) 및 패드 질화막(103)의 측면에 절연막 스페이서(109)를 형성한다. 이때, 비정질 실리콘 스페이서는 O2플라즈마 처리로 산화시킬 수 있는데, O2플라즈마 처리를 하는 방법에는 50 내지 200℃의 온도에서 O2애슁(O2Ashing)을 실시하거나 O2이온 주입(Ion Implantation) 공정을 이용하는 방법 등이 있다.Thereafter, the amorphous silicon spacers 107 of FIG. 1E are formed on the side surfaces of the pad oxide film 102 and the pad nitride film 103 to form an insulating film spacer 109 on the side surfaces of the pad oxide film 102 and the pad nitride film 103. do. In this case, the amorphous silicon spacer is O 2 may be oxidized by plasma treatment, O 2 plasma practicing the method of treatment, the O 2 ashing (O 2 Ashing) at a temperature of 50 to 200 ℃ or O 2 ion implantation (Ion Implantation) The method using a process, etc. are mentioned.
도 1g를 참조하면, 트렌치(108)가 완전히 매립되도록 전체 상부에 절연 물질층(110)을 형성한다. 이때, 절연 스페이서(109)는 절연 물질층(110)과 융화된다. 한편, 절연 물질층(110)의 두께는 후속 공정에서 실시될 화학적 기계적 연마 공정의 마진을 고려하여 결정할 수 있다.Referring to FIG. 1G, the insulating material layer 110 is formed over the entire portion of the trench 108 to be completely buried. In this case, the insulating spacer 109 is compatible with the insulating material layer 110. Meanwhile, the thickness of the insulating material layer 110 may be determined in consideration of the margin of the chemical mechanical polishing process to be performed in a subsequent process.
도 1h를 참조하면, 화학적 기계적 연마와 같은 평탄화 공정을 실시하여 패드 질화막(103)이 노출될 때까지 절연 물질층(도 1g의 110)의 상부를 소정 두께만큼제거한다. 이로써, 절연 물질층이 트렌치에만 잔류하여 절연 물질층으로 이루어진 소자 분리막(111)이 형성된다. 이때, 잔류하는 패드 질화막(103)의 높이가 반도체 기판(101)의 표면보다 높게 돌출된 소자 분리막(111)의 높이를 결정하므로, 평탄화 공정은 이를 고려하여 실시한다.Referring to FIG. 1H, a planarization process such as chemical mechanical polishing is performed to remove the upper portion of the insulating material layer 110 (in FIG. 1G) by a predetermined thickness until the pad nitride film 103 is exposed. As a result, the insulating material layer remains in the trench to form the device isolation layer 111 formed of the insulating material layer. At this time, since the height of the remaining pad nitride film 103 determines the height of the device isolation film 111 protruding higher than the surface of the semiconductor substrate 101, the planarization process is performed in consideration of this.
도 1i를 참조하면, 패드 질화막(도 1h의 103) 및 패드 산화막(도 1h의 102)을 세정 공정으로 제거한다. 이때, 세정 공정은 인산(H3PO4)을 이용하여 실시할 수 있다. 소자 분리막(111)만이 잔류된다.Referring to FIG. 1I, the pad nitride film (103 in FIG. 1H) and the pad oxide film (102 in FIG. 1H) are removed by a cleaning process. At this time, the washing step can be carried out using phosphoric acid (H 3 PO 4 ). Only the device isolation layer 111 remains.
상기에서 서술한 방법으로 소자 분리막(111)을 형성하면, 소자 분리막(111)이 형성된 후 후속 공정인 식각 및 세정 공정에 의해 소자 분리막의 양측 모서리 부분이 어느 정도 식각되더라도 모우트(Moat)가 발생되지 않음을 알 수 있다.When the device isolation layer 111 is formed by the above-described method, a moat is generated even if both edge portions of the device isolation layer are etched to some extent by a subsequent etching and cleaning process after the device isolation layer 111 is formed. It can be seen that.
상기에서 서술한 방법으로 소자 분리막을 형성함으로써 다음과 같은 효과를 얻을 수 있다.By forming the device isolation film by the method described above, the following effects can be obtained.
첫째, 패드 산화막 및 패드 질화막의 측면에 형성된 절연막 스페이서가 절연 물질층과 융화되기 때문에 트렌치의 폭은 그대로 유지하면서 소자 분리막 상부의 폭이 넓어지므로, 소자 분리막의 양측 모서리가 과도하게 식각되더라도 모우트가 발생되지 않기 때문에 험프(Hump) 특성을 예방할 수 있으며, 반도체 소자의 서브스레쉬홀드(Subthreshold)와 같이 반도체 소자의 특성이 저하되는 것을 방지할 수 있다.First, since the insulating layer spacer formed on the sides of the pad oxide film and the pad nitride film is fused with the insulating material layer, the width of the upper portion of the isolation layer is widened while maintaining the width of the trench. Since it is not generated, the hump characteristic can be prevented, and the characteristics of the semiconductor element can be prevented from being degraded, such as a subthreshold of the semiconductor element.
둘째, 패드 질화막을 식각 마스크로 이용하여 트렌치를 형성하므로, 포토레지스트 패턴을 식각 마스크로 이용하여 트렌치를 형성하는 경우보다 폴리머가 형성되는 양이 적어 트렌치의 경사각을 조절하는 것이 용이하며, 0.25um 이하의 디자인 룰에서도 적용할 수 있어 고집적화가 가능하다.Second, since the trench is formed using the pad nitride layer as an etch mask, the amount of polymer is less than that of forming a trench using the photoresist pattern as an etch mask, so it is easier to control the inclination angle of the trench and is 0.25um or less. It can also be applied to design rules of high integration is possible.
셋째, 트렌치의 상부 모서리에 식각 경사면을 형성하여 이중 경사각을 형성함으로써 트렌치의 상부 모서리에 전계가 집중되는 것을 방지할 수 있으며, ATC 처리를 통해 트렌치의 측면 및 저면 거칠기를 개선할 수 있다.Third, by forming an etched slope on the upper edge of the trench to form a double inclination angle to prevent the electric field is concentrated on the upper edge of the trench, it is possible to improve the side and bottom roughness of the trench through the ATC process.
넷째, 스페이서가 형성된 상태에서 트렌치를 형성하므로 트렌치의 패턴 밀도에 상관없이 동일한 폭과 경사각의 식각 경사면을 형성할 수 있다.Fourth, since the trench is formed in a state where the spacer is formed, an etched inclined surface having the same width and inclination angle may be formed regardless of the pattern density of the trench.
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