KR100235964B1 - Method of forming a device isolation oxide film of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 소자분리 산화막 제조방법에 관한 것으로, 실리콘 기판 상부에 질화막을 증착하고, 그 상부에 소자분리용 마스크를 사용하여 증착된 질화막을 패턴화시킨 다음, 상기 질화막을 식각장벽으로 하여 노출된 실리콘 기판을 원하는 깊이만큼 식각하되, 수직 또는 경사지게 식각되도록 하고, 식각이 이루어진 실리콘 기판을 충분히 채울정도의 두께로 소자분리용 절연 산화막을 증착한 다음, CMP 법등을 이용하여 상기 증착된 절연 산화막을 평탄화 시킨 다음, 소자의 활성영역상에 잔류한 절연막을 습식식각에 의해 제거하는 공정으로 구성함으로써, 종래의 열적산화방법을 이용한 기술에서보다 소자분리면적을 최소화시키면서 분리된 소자간의 리키지를 최소화시켜 반도체 소자의 제조수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 소자분리 산화막 제조 방법이다.The present invention relates to a method for fabricating a device isolation oxide film of a semiconductor device, comprising depositing a nitride film on a silicon substrate, patterning the deposited nitride film using a device isolation mask on the silicon substrate, and using the nitride film as an etch barrier. The exposed silicon substrate is etched to a desired depth, but is etched vertically or obliquely, and an insulating oxide film for device isolation is deposited to a thickness sufficient to sufficiently fill the etched silicon substrate, and then the deposited insulating oxide film is deposited using a CMP method. By planarizing and then removing the insulating film remaining on the active region of the device by wet etching, thereby minimizing the device separation area while minimizing the device isolation area than the conventional thermal oxidation technique. Semiconductor element that can improve manufacturing yield and reliability of semiconductor device Of the element isolating oxide film manufacturing method.
Description
본 발명은 반도체 소자의 소자분리 산화막 제조방법에 관한 것으로, 특히 종래의 열적 산화방법을 이용한 R-LOCOS(Recessed-Local Oxidation Of Silicon) 방식에 비해 소자분리면적을 최소화시키면서 원하는 소자분리 목적을 달성할 수 있고, 또한 소자의 활성영역에 잔류하고 있는 절연막을 인산용액을 사용하여 제거함으로써, 하부의 실리콘 기판에 큰 악영향을 주지 않고도 최소간격의 소자분리가 가능하여 고집적 반도체 소자의 적용도 가능한 반도체 소자의 소자분리 산화막 제조방법에 관한 것이다.The present invention relates to a method for fabricating a device isolation oxide film of a semiconductor device, and in particular, to achieve a desired device isolation purpose while minimizing device isolation area compared to a recessed-local oxide of silicon (R-LOCOS) method using a conventional thermal oxidation method. By removing the insulating film remaining in the active region of the device by using a phosphate solution, it is possible to separate the device at the minimum interval without adversely affecting the lower silicon substrate, and to apply the highly integrated semiconductor device. It relates to a device isolation oxide film manufacturing method.
종래의 기술에 따른 반도체 소자의 소자분리 방법은 대체로 다음과 같은 공정으로 이루어 진다.The device isolation method of a semiconductor device according to the prior art generally consists of the following process.
반도체 기판상에 질화막을 증착하여 반도체 소자가 형성되는 부분을 막아주고, 반도체 소자분리가 되도록 특정지역은 상기 질화막을 식각하여 소정두께 이상을 갖는 산화막을 형성시켜 거쳐주면 산화된 부분이 소자분리가 가능한 구조를 갖게 된다.By depositing a nitride film on a semiconductor substrate to prevent a portion in which a semiconductor device is formed, and etching the nitride film to form an oxide film having a predetermined thickness or more in a specific region so that the semiconductor device is separated, the oxidized portion can be separated. You have a structure.
이때 소자분리를 하기 위해 많은 방법들이 적용되고 있으나 최근 반도체 소자의 고집적화로 산화된 지역과 산화되지 않는 지역이 지속적으로 작아지면서 공정진행상의 여러 가지 어려움과 한계에 부딪히고 있다.At this time, many methods have been applied to separate devices, but recently, due to the high integration of semiconductor devices, oxidized and non-oxidized areas are constantly decreasing, and thus, various difficulties and limitations in the process progress are encountered.
현재 반도체 소자분리 공정에 적용되고 있는 공정으로 R-LOCOS방법이 많이 사용되고 있으며, 상기의 방법을 적용할 경우 소자분리 영역은 약 0.25㎛ 정도의 크기가 된다.Currently, R-LOCOS is widely used as a process applied to a semiconductor device isolation process, and when the above method is applied, the device isolation region has a size of about 0.25 μm.
그러나 여전히 공정의 여유가 부족하고 특정지역에서 산화가 일어나지 않는 문제가 발생하고 있다.However, there is still a problem that there is a shortage of process and oxidation does not occur in a specific region.
특히 디램 메모리 셀 지역의 경우 가장 패턴이 작고 그 셀 구조상 가장 취약한 상황이다.In particular, the DRAM memory cell region has the smallest pattern and the weakest structure.
현재 반도체 디램소자 제조공정에 사용되고 있는 상기 R-LOCOS 공정에 의한 소자분리 방법에 대해 살펴보면 다음과 같다.Looking at the device separation method by the R-LOCOS process currently used in the semiconductor DRAM device manufacturing process as follows.
먼저 반도체 기판 상부에 일정두께의 산화막을 형성시켜 주고, 그 상부에 산화억제로 사용되는 질화막을 약 2000Å 두께로 형성한다.First, an oxide film having a predetermined thickness is formed on an upper portion of the semiconductor substrate, and a nitride film used as an oxidation inhibitor is formed on the upper portion of the semiconductor substrate at a thickness of about 2000 GPa.
그리고 노광공정과 식각공정을 통해 상기 질화막을 원하는 형태로 패턴화 한다. 다시 일정두께 예컨데 약 500Å의 질화막을 증착시킨 후 마스크를 사용하지 않고 건식식각하여 먼저 패턴화된 상기 질화막의 측벽에 질화막 스페이서가 형성되도록 한다.The nitride film is patterned into a desired shape through an exposure process and an etching process. Again, a nitride film of about 500 mW is deposited and then dry etched without using a mask to form nitride spacers on the sidewalls of the first nitrided patterned film.
상기 질화막 스페이서를 사용할 경우, 소자가 형성되는 영역과 소자분리용 산화막이 형성되는 경계부분 영역이 질화막 스페이서를 사용하지 않은 구조에 비해 상당히 작아진다.When the nitride film spacer is used, the area where the device is formed and the boundary region where the device isolation oxide film is formed are considerably smaller than the structure without the nitride film spacer.
특히 고집적 소자로 갈수록 버즈빅(Bird's beak) 길이가 소자 크기에 비교해서 상대적으로 크게 되므로 이것을 최소화시켜주는 방향을 모색해야 한다.In particular, as the density of devices increases, the length of the Bird's beak becomes relatively large compared to the size of the device.
또한 고집적 소자에서 기억장치가 형성되는 메모리 영역의 질화막 구조가 다른 지역에 비해 구조적으로 취약하여 스페이서를 사용한 구조로 가져가더라도, 상기 질화막이 산화를 억제시켜주는 기능을 제대로 하지 못하여 버즈빅이 심하게 커져 소자가 형성되어야 할 부분에 일정두께로 산화가 일어나게 된다.In addition, the nitride film structure of the memory region in which the memory device is formed in the highly integrated device is structurally weak compared to other regions, and even though the nitride film structure is used as a spacer structure, the nitride film does not function properly to inhibit oxidation, thereby causing the buzzvik to become large. Oxidation occurs at a certain thickness in the area where the device is to be formed.
기존의 소자분리를 위한 공정에서 상기에서 언급한 몇가지 문제점을 야기한 원인을 분석해보면 다음과 같다.The causes of the above-mentioned problems in the conventional device separation process are as follows.
우선 여러 가지 원인이 복합적으로 존재하겠지만, 취약한 질화막 구조를 갖는 메모리 셀 지역의 경우, 특히 고집적 소자의 경우 소자가 형성될 부분이 작아지면서 질화막의 폭이 작아지고 고온의 필드산화(Field oxidation) 과정에서 실리콘 기판의 부피증가로 인한 스트레스(Stress)를 이길 수 있는 충분한 두께의 질화막을 가지지 못하게 된다.First, various causes may exist, but in the case of a memory cell region having a weak nitride film structure, particularly in the case of highly integrated devices, the width of the nitride film becomes smaller and the field width of the nitride film becomes smaller as the device is formed. It is impossible to have a nitride film of sufficient thickness to overcome the stress caused by the increase in the volume of the silicon substrate.
그러나 질화막의 두께를 무조건 크게 가져갈 수는 없다. 왜냐하면 일정두께 예컨대, 약 2500Å 정도 이상의 두께로 가져가면 이 질화막이 필드산화 과정에서 크랙(Crack)을 유발시켜 오히려 더 취약하게 만들어 버리기 때문이다.However, the thickness of the nitride film cannot be large. This is because if the thickness is, for example, about 2500Å or more, the nitride film causes cracks in the field oxidation process, making it more vulnerable.
그리고 버즈빅이 고집적 소자로 갈수록 상대적으로 그 영향이 크게 나타난다. 그래서 종래의 기술에서는 질화막 스페이서를 사용하여 버즈빅을 최소화시키려 하고 있다.And as Buzzvik goes to higher integration devices, the effect is relatively greater. Therefore, in the related art, a nitride spacer is used to minimize buzz big.
그러나 상기 질화막 스페이서를 사용한 효과는 상당히 크지만 상기 스페이서용 질화막이 뒤이은 마스크를 사용하지 않는 건식식각에서 과도식각에 의해 제대로 형성되지 않고 작아지게 된다. 그리하여 그 역할을 제대로 하지 못하는 경우가 발생하면 후속공정인 필드산화 공정에서 문제를 야기시키게 된다.However, although the effect of using the nitride film spacer is quite large, the nitride film for the spacer is not properly formed by the transient etching in dry etching without the use of a subsequent mask, but becomes small. Thus, if the case does not play its role properly, it causes problems in the field oxidation process, which is a subsequent process.
또한 종래의 소자분리 기술에 있어서는, 소자분리가 이루어진 이웃한 셀간의 리키지(leakage)를 최소화시키기 위해 드러난 실리콘 기판에 이온주입 방법을 이용하여 먼저 형성된 웰과 동일한 타입의 불순물을 원하는 깊이와 양만큼 주입시킨다. 그후 노출된 실리콘 기판을 소정두께 만큼의 이상을 갖는 산화막을 형성시켜 주면 질화막이 존재하는 부분은 그대로 실리콘이 존재하며 노출된 실리콘 기판부위만 열적산화에 의해 형성된 산화막이 만들어 진다.In addition, in the conventional device isolation technology, the same type of impurities as the wells first formed by using an ion implantation method in a silicon substrate exposed to minimize leakage between neighboring cells in which device isolation is performed by a desired depth and amount. Inject. Thereafter, when the exposed silicon substrate is formed to have an oxide film having a predetermined thickness or more, silicon is present in the portion where the nitride film is present, and only an exposed silicon substrate is formed by thermal oxidation.
이때 열적산화과정이 이루어지기 전에 이온주입에 의해 실리콘 기판에 존재하는 불순물들은 열적산화과정에서 특정 불순물 분포상을 보이게 된다.At this time, impurities present in the silicon substrate by ion implantation before the thermal oxidation process shows a specific impurity distribution in the thermal oxidation process.
상기 불순물들이 최종적으로 산화막이 만들어진 부분의 하부부위에 실리콘 부위에만 존재하도록 하여 이웃한 셀간에 원하지 않는 기생 트랜지스터에 의한 리키지를 최소화하여 주는 특징을 갖도록 하고 있다.The impurities are present only in the silicon region in the lower portion of the portion where the oxide film is finally formed to minimize the risk of unwanted parasitic transistors between neighboring cells.
기존의 열적산화에 기인한 소자분리가 되는 부분의 실리콘 기판에는 상기에서 언급한 바와 같이 먼저 이온주입된 불순물이 열적산화과정에서 특정 불순물 분포양상이 다시 변하게 된다.As mentioned above, the impurity implanted into the silicon substrate in the portion of the device that is separated from the device due to the conventional thermal oxidation changes the specific impurity distribution pattern during the thermal oxidation process.
그리하여 상기 불순물중 일부가 직접 소자가 이루어지는 부분으로 확산되어 원하지 않는 역할을 하고 있다.As a result, some of the impurities diffuse into the part where the device is directly formed and play an undesirable role.
그리고 불순물의 조절이 이온주입뿐만 아니라 열적산화과정의 재분포에 의해 결정되므로 불순물을 조절하는 데 따른 한계가 있어 반도체 소자의 제조수율 및 신뢰성을 저하시키게 되는 문제점이 있다.In addition, since the control of impurities is determined not only by ion implantation but also by redistribution of the thermal oxidation process, there is a limit in controlling impurities, thereby degrading manufacturing yield and reliability of semiconductor devices.
따라서 본 발명은 상기의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 종래의 소자분리 방식에 비해 소자분리면적을 최소화시키면서 원하는 소자분리 목적을 달성할 수 있고, 또한 소자의 활성영역에 잔류하고 있는 절연막을 인산용액을 사용하여 제거함으로써, 하부의 실리콘 기판에 큰 악영향을 주지 않고도 최소간격의 소자분리가 가능하여 고집적 반도체 소자의 적용도 가능한 반도체 소자의 소자분리 산화막 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention is to solve the above problems, the object of the present invention is to achieve the desired device isolation object while minimizing the device isolation area compared to the conventional device separation method, and also remaining in the active region of the device It is an object of the present invention to provide a method for fabricating a device isolation oxide film of a semiconductor device capable of applying a highly integrated semiconductor device by removing the insulating film by using a phosphate solution to enable device separation at a minimum interval without adversely affecting the underlying silicon substrate. .
제도1a도 내지 제도1e도는 본 발명의 제1실시예에 따른 반도체 소자의 소자분리 산화막 제조공정 단계를 도시한 단면도.1A to 1E are cross-sectional views illustrating a process for fabricating an isolation oxide film of a semiconductor device according to a first embodiment of the present invention.
제2a도 내지 제2f도는 본 발명의 제2실시예에 따른 반도체 소자의 소자분리 산화막 제조공정을 도시한 단면도.2A to 2F are cross-sectional views illustrating a device isolation oxide film fabrication process for a semiconductor device according to a second embodiment of the present invention.
제3a도 내지 제3f도는 본 발명의 제3실시예에 따른 반도체 소자의 소자분리 산화막 제조공정을 도시한 단면도.3A to 3F are cross-sectional views showing a device isolation oxide film fabrication process for a semiconductor device according to a third embodiment of the present invention.
제4a도 내지 제4e도는 본 발명의 제4실시예에 따른 반도체 소자의 소자분리 산화막 제조공정을 도시한 단면도.4A through 4E are cross-sectional views illustrating a device isolation oxide film fabrication process of a semiconductor device in accordance with a fourth embodiment of the present invention.
제5a도 내지 제5f도는 본 발명의 제5실시예에 따른 반도체 소자의 소자분리 산화막 제조공정을 도시한 단면도.5A through 5F are cross-sectional views illustrating a device isolation oxide film fabrication process of a semiconductor device in accordance with a fifth embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10, 20, 30 : 실리콘 기판 11, 21, 31 : 제 1 절연막10, 20, 30: silicon substrate 11, 21, 31: first insulating film
12, 22, 32 : 감광막 패턴 14, 25, 36 : 소자분리용 절연 산화막12, 22, 32: photosensitive film pattern 14, 25, 36: insulating oxide film for device isolation
13, 24, 33, 40, 50, 51 : 실리콘 기판 식각홈13, 24, 33, 40, 50, 51: silicon substrate etching groove
23, 34 : 스페이서 절연막23, 34: spacer insulating film
상기 목적을 달성하기 위한 본 발명의 제1특징은 실리콘 기판 상부에 소정 두께의 제 1 절연막을 증착하는 단계와, 상기 제1절연막 상부에 감광막을 증착한 후 소자분리 마스크를 사용하여 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각 마스크로 사용하여 하부 절연막을 식각하여 절연막 패턴을 형성하는 단계와, 상부의 감광막 패턴을 제거하는 단계와, 상기 절연막 패턴을 식각장벽으로 하여 노출된 실리콘 기판을 소정깊이 만큼 식각하는 단계와, 전체구조 상부에 소자분리 산화막을 증착하는 단계와, 상기 증착된 산화막을 평탄화하는 단계와, 소자의 활성영역에 존재하고 있는 상기 절연막을 인산을 이용한 습식식각하는 단계로 구성된다.A first aspect of the present invention for achieving the above object is to form a photoresist pattern using a device isolation mask after depositing a first insulating film having a predetermined thickness on the silicon substrate, the photoresist is deposited on the first insulating film Forming an insulating film pattern by etching the lower insulating film using the photosensitive film pattern as an etch mask, removing the upper photosensitive film pattern, and exposing the exposed silicon substrate using the insulating film pattern as an etch barrier. Etching by depth, depositing a device isolation oxide film over the entire structure, planarizing the deposited oxide film, and wet etching the insulating film present in the active region of the device using phosphoric acid. do.
상기 목적을 달성하기 위한 본 발명의 제 2 특징은 실리콘 기판 상부에 소정두께의 제1절연막을 증착하는 단계와, 상기 제 1 절연막 상부에 소정두께의 감광막을 증착하는 단계와, 소자분리용 마스크를 사용하여 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 이용하여 하부의 질화막을 식각하여 제1절연막 패턴을 형성하는 단계와, 상부의 감광막 패턴을 제거하는 단계와, 상기 제1절연막 패턴의 양측벽에 스페이서 형태의 제 2 절연막을 형성하는 단계와, 상기 제1절연막 패턴과 상기 스페이서 절연막을 식각 마스크로 하여 하부의 실리콘 기판을 식각하여 소정 깊이의 식각홈을 형성하는 단계와, 전체구조 상부에 소자분리용 산화막을 형성하는 단계와, 상기 소자분리 산화막을 평탄화하는 단계와, 상부의 상기 제1절연막 패턴을 제거하는 단계로 구성된다.A second aspect of the present invention for achieving the above object is the step of depositing a first insulating film of a predetermined thickness on the silicon substrate, a step of depositing a photosensitive film of a predetermined thickness on the first insulating film, and a device isolation mask Forming a photoresist pattern using the photoresist pattern; etching the lower nitride film using the photoresist pattern to form a first insulation pattern; removing an upper photoresist pattern; and forming both sidewalls of the first insulation pattern Forming a second insulating film having a spacer shape on the substrate; etching a lower silicon substrate using the first insulating film pattern and the spacer insulating film as an etching mask to form an etching groove having a predetermined depth; Forming an isolation oxide film, planarizing the device isolation oxide film, and removing the first insulating layer pattern thereon; It is sex.
상기 목적을 달성하기 위한 본 발명의 제3의 특징은 실리콘 기판 상부에 제 1 절연막을 소정두께로 증착하는 단계와, 상기 제1절연막 상부에 소정두께의 감광막을 증착하는 단계와, 소자분리용 마스크를 사용하여 상기 감광막을 식각하여 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 이용하여 하부 제1절연막을 식각하여 제1절연막 패턴을 형성하는 단계와, 상기 감광막 패턴을 이용하여 노출된 실리콘 기판을 식각하여 실리콘 기판상에 식각홈을 형성하는 단계와, 상기 감광막 패턴을 제거하는 단계와, 상기 제1절연막 패턴과 실리콘 기판 식각홈의 양측벽에 절연 스페이서를 형성하는 단계와, 상기 제1절연막 패턴과 절연 스페이서를 마스크로 하여 하부의 실리콘 기판을 일정깊이로 식각하는 단계와, 전체구조 상부에 소자분리용 절연 산화막을 증착하는 단계와, 상기 소자분리용 절연 산화막을 평탄화하는 단계와, 상기 실리콘 기판상의 식각된 부위 이외에 존재하는 소자분리용 절연 산화막 및 제1절연막 패턴을 차례로 제거하는 단계로 구성된다.A third aspect of the present invention for achieving the above object is the step of depositing a first insulating film on the silicon substrate to a predetermined thickness, the step of depositing a photosensitive film of a predetermined thickness on the first insulating film, a device separation mask Etching the photoresist layer to form a photoresist pattern, etching the lower first insulation layer using the photoresist pattern to form a first insulation layer pattern, and exposing the silicon substrate exposed using the photoresist pattern. Etching to form an etching groove on the silicon substrate, removing the photoresist pattern, forming insulating spacers on both sidewalls of the first insulating layer pattern and the silicon substrate etching groove, and forming the first insulating layer pattern. And etching the lower silicon substrate to a predetermined depth using the insulating spacer as a mask, and an insulating oxide film for device isolation on the entire structure. Depositing, planarizing the isolation oxide film for device isolation, and removing the isolation oxide film and the first insulation pattern existing in addition to the etched portion on the silicon substrate.
상기 목적을 달성하기 위한 본 발명의 제4특징은 실리콘 기판 상부에 소정 두께의 제1절연막을 증착하는 단계와, 상기 제1절연막 상부에 감광막을 증착한 후 소자분리 마스크를 사용하여 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각 마스크로 사용하여 하부 절연막을 식각하여 절연막 패턴을 형성하는 단계와, 상부의 감광막 패턴을 제거하는 단계와, 상기 절연막 패턴을 식각장벽으로 하여 노출된 실리콘 기판을 소정깊이만큼 경사지게 식각하는 단계와, 웰 형성용 마스크를 사용하여 상기 노출된 실리콘 기판상에 불순물을 주입하는 단계와, 전체구조 상부에 소자분리용 절연 산화막을 증착하는 단계와, 상기 증착된 산화막을 평탄화하는 단계와, 소자의 활성영역에 잔류하고 있는 상기 제 1 절연막 패턴을 제거하는 단계로 구성된다.A fourth aspect of the present invention for achieving the above object is to form a photoresist pattern by using a device isolation mask after depositing a first insulating film having a predetermined thickness on the silicon substrate, the photoresist film is deposited on the first insulating film Forming an insulating film pattern by etching the lower insulating film using the photosensitive film pattern as an etch mask, removing the upper photosensitive film pattern, and exposing the exposed silicon substrate using the insulating film pattern as an etch barrier. Etching inclined by a depth, implanting impurities on the exposed silicon substrate using a well forming mask, depositing an insulating oxide film for device isolation on the entire structure, and planarizing the deposited oxide film And removing the first insulating film pattern remaining in the active region of the device.
상기 목적을 달성하기 위한 본 발명의 제5특징은 실리콘 기판 상부에 소정두께의 제1절연막을 증착하는 단계와, 상기 제1절연막 상부에 소정두께의 감광막을 증착하는 단계와, 소자분리용 마스크를 사용하여 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 이용하여 하부의 제1절연막과 실리콘 기판을 차례로 경사식각하여 실리콘 기판상에 식각홈을 형성하는 단계와, 상부의 감광막 패턴을 제거하는 단계와, 상기 제1절연막 패턴과 실리콘 기판의 식각홈 양측벽에 걸친 스페이서 형태의 제2절연막을 형성하는 단계와, 상기 제1절연막 패턴과 상기 스페이서 형태의 제2절연막을 식각 마스크로 하여 하부의 실리콘 기판을 경사식각하여 소정 깊이의 식각홈을 형성하는 단계와, 웰 형성용 마스크를 사용하여 노출된 실리콘 기판의 상부에 불순물을 주입하는 단계와,전체구조 상부에 소자분리용 절연 산화막을 증착하는 단계와, 상기 소자분리 절연 산화막을 평탄화하는 단계와, 상부의 상기 제1절연막 패턴을 제거하는 단계로 구성됨에 있다.According to a fifth aspect of the present invention, a first insulating film having a predetermined thickness is deposited on a silicon substrate, a photosensitive film having a predetermined thickness is deposited on the first insulating film, and a device isolation mask is formed. Forming a photoresist pattern on the silicon substrate by sequentially etching the lower first insulating layer and the silicon substrate using the photoresist pattern, and removing the upper photoresist pattern; Forming a second insulating layer in the form of a spacer across both sidewalls of the first insulating layer pattern and the etching groove of the silicon substrate; and using the first insulating layer pattern and the second insulating layer in the form of the spacer as an etching mask. Forming an etch groove having a predetermined depth by etching the same, and applying impurities to the upper part of the exposed silicon substrate using a well forming mask. The method comprising, in the depositing the insulating oxide film for element isolation on the entire upper structure, consisting of a method comprising the steps of: planarizing the device separation insulating oxide film, removing the first insulating film pattern of the upper.
이하, 첨부된 도면을 참조하여 본 발명의 상세한 설명을 하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
제1a도내지 제1e도는 본 발명의 제1실시예에 따른 반도체 소자의 소자분리 산화막 제조공정 단계를 도시한 단면도이다.1A through 1E are cross-sectional views illustrating a process of fabricating an isolation oxide layer of a semiconductor device according to a first embodiment of the present invention.
제1a도를 참조하면, 실리콘 기판(10) 상부에 소정 두께의 질화막(11)막을 증착한다. 다음 상기 질화막(11)상부에 감광막을 증착한 후 소자분리 마스크를 사용하여 감광막 패턴(12)을 형성한다.Referring to FIG. 1A, a nitride film 11 having a predetermined thickness is deposited on the silicon substrate 10. Next, after the photoresist is deposited on the nitride film 11, the photoresist pattern 12 is formed using an isolation mask.
제1b도를 참조하면, 상기 감광막 패턴(12)을 식각 마스크로 사용하여 하부의 질화막(11)을 식각하여 실리콘 기판(10)의 표면이 드러나도록 한다.Referring to FIG. 1B, the surface of the silicon substrate 10 is exposed by etching the lower nitride layer 11 by using the photoresist pattern 12 as an etching mask.
다음 상부의 감광막 패턴(12)을 제거한 후, 상기 질화막 패턴(11')을 식각장벽으로 사용하여 노출된 실리콘 기판(10)을 소정깊이 만큼 건식식각하여 홈(13)을 형성한다.Next, after the upper photoresist layer pattern 12 is removed, the groove 13 is formed by dry etching the exposed silicon substrate 10 by a predetermined depth using the nitride layer pattern 11 ′ as an etch barrier.
제1c도를 참조하면, 식각이 이루어진 실리콘 기판(10)을 충분히 메울 정도의 두께로 CVD 산화막(14)을 증착시킨다.Referring to FIG. 1C, the CVD oxide film 14 is deposited to a thickness sufficient to fill the etched silicon substrate 10.
이때 상기와 같이 증착된 산화막(14)에 의해 구조적으로 소자간 분리가 완전히 이루어 지게 되며, 이에 따라 기존의 열적산화 방법을 이용한 종래의 LOCOS 방법에 비해 소자분리 면적을 최소화시키면서 원하는 소자분리 목적을 충분히 얻을 수 있는 것이다.At this time, the isolation between the devices is completely made by the oxide film 14 deposited as described above, and thus the desired device separation purpose is sufficiently minimized while minimizing the device isolation area compared with the conventional LOCOS method using the conventional thermal oxidation method. You can get it.
제1d도를 참조하면, 상기 증착된 산화막(14)을 화학적,기계적 연마(Chemical-Mechenical Polishing) 방식을 사용하여 연마한다.Referring to FIG. 1D, the deposited oxide layer 14 is polished using chemical-mechanical polishing.
이때 상기 CMP 공정의 특성상 실리콘 기판(10)의 식각이 이루어진 부분에 채원진 산화막(14)은 제거가 되지 않고 질화막(11) 상부에 증착된 산화막(14)만 식각이 이루어진다.At this time, due to the characteristics of the CMP process, only the oxide film 14 deposited on the nitride film 11 is etched without removing the oxidized oxide film 14 on the portion where the silicon substrate 10 is etched.
일정정도 CMP 방법에 의해 연마가 이루어지면, 먼저 패턴화된 질화막(11')이 드러나면서 연마정도가 다른 산화막(13)에 비해 연마속도가 줄어든다. 그리하여 원하는 만큼 과도하게 연마를 행하게 되면 도시된 바와 같은 구조가 형성된다.When the polishing is performed by a certain degree of CMP method, first, the patterned nitride film 11 'is exposed and the polishing rate is reduced compared to the oxide film 13 having a different polishing degree. Thus, excessive polishing as desired results in a structure as shown.
제1e도를 참조하면, 소자의 활성영역에 계속 존재하고 있는 질화막(11)을 기존의 LOCOS 방식에서와 동일하게 인산(H3PO4)을 사용하여 제거한다.Referring to FIG. 1e, the nitride film 11 which is still present in the active region of the device is removed using phosphoric acid (H 3 PO 4 ) as in the conventional LOCOS method.
따라서 상기와 같은 구조는 동일 소자분리효과를 나타내기 위해 필요한 최소 간격이 기존 LOCOS 방식에 비해 현저하게 줄일 수 있어 고집적 소자에 있어 필수적 요건을 충분히 만족시킨다.Therefore, the above structure can significantly reduce the minimum distance required to exhibit the same device separation effect compared to the existing LOCOS method, satisfies the essential requirements for the high integration device.
제2a도 내지 제2e도 는 본 발명의 제2실시예에 따른 반도체 소자의 소자 분리 산화막 제조공정을 도시한 단면도이다.2A to 2E are cross-sectional views illustrating a device isolation oxide film manufacturing process of a semiconductor device according to a second embodiment of the present invention.
제2a도를 참조하면, 실리콘 기판(20) 상부에 질화막(21)을 증착하고, 상기 질화막(21) 상부에 소자분리용 마스크를 사용하여 특정모양의 감광막 패턴(22)을 형성한다.Referring to FIG. 2A, a nitride film 21 is deposited on the silicon substrate 20, and a photosensitive film pattern 22 having a specific shape is formed on the nitride film 21 by using a device isolation mask.
상기 감광막 패턴(22)을 이용하여 하부의 질화막(21)을 건식식각하면 증착된 질화막(21)이 소자분리용 마스크와 동일한 패턴구조를 가지게 된다.When the lower nitride layer 21 is dry etched using the photoresist layer 22, the deposited nitride layer 21 may have the same pattern structure as that of the device isolation mask.
다음 상기 질화막 패턴(21') 상부에 화학기상증착(Chemical Vapor Deposition; 이하 CVD 라 칭함.)방식으로 2차 희생용 절연막을 증착한 후, 식각장벽을 사용함이 없이 건식식각을 실시한다.Next, a second sacrificial insulating film is deposited on the nitride film pattern 21 ′ by Chemical Vapor Deposition (hereinafter, referred to as CVD). Then, dry etching is performed without using an etching barrier.
이때, 상기 절연막으로는 질화막을 사용하며, 상기 전면식각으로 상기 질화막 패턴(21')의 양측벽에는 질화막 스페이서(23)가 형성된다.In this case, a nitride film is used as the insulating film, and nitride film spacers 23 are formed on both sidewalls of the nitride film pattern 21 ′ by the front surface etching.
제2b도를 참조하면, 상기 질화막 패턴(21')과 질화막 스페이서(23)를 식각장벽으로 하여 노출된 실리콘 기판(20)을 건식식각하여 원하는 깊이만큼의 실리콘 기판을 제거하여 홈(24)을 형성한다.Referring to FIG. 2B, the silicon substrate 20 having the desired depth is removed by dry etching the exposed silicon substrate 20 using the nitride film pattern 21 ′ and the nitride film spacer 23 as an etch barrier to remove the groove 24. Form.
제2c도를 참조하면, 식각이 이루어진 실리콘 기판(20)을 충분히 채울 정도의 두께로 전체구조 상부에 CVD 산화막(25)을 증착시킨다.Referring to FIG. 2C, a CVD oxide film 25 is deposited on the entire structure to a thickness sufficient to sufficiently fill the etched silicon substrate 20.
제2d도를 참조하면, CMP 방식을 사용하여 상기 증착된 CVD 산화막(25)을 갈아내고 원하는 만큼의 두께로 연마를 실시한다.Referring to FIG. 2D, the deposited CVD oxide film 25 is ground using a CMP method and polished to a desired thickness.
제2e도를 참조하면, 소자의 활성영역에 계속 존재하고 있는 질화막(21)을 기존의 LOCOS 방식에서와 동일하게 인산(H3PO4)을 사용하여 제거한다.Referring to FIG. 2E, the nitride film 21 which is still present in the active region of the device is removed using phosphoric acid (H 3 PO 4 ) as in the conventional LOCOS method.
따라서 상기 도면에 도시된 바와 같이 도면의 좌,우측 부분이 소자 분리막(23)에 의해 서로 분리된다.Accordingly, as shown in the figure, the left and right portions of the figure are separated from each other by the device isolation layer 23.
특히 상기의 구조는 본 발명의 제1실시예에서 형성된 소자분리용 간격보다 상기 질화막 스페이서(23) 간격만큼 더 작게 줄일 수 있어 고집적 소자에 있어 필수적 요건을 만족시켜 준다.In particular, the above structure can be reduced to be smaller by the nitride film spacer 23 interval than the device isolation interval formed in the first embodiment of the present invention to satisfy the essential requirements in the high integration device.
즉, 상기 본 발명의 제1실시예의 경우 최초 소자분리용 마스크를 사용하여 질화막을 특정 패턴으로 구성한 패턴의 간격보다 더 작은 간격으로 소자 분리를 할 수 없는 반면, 본 발명의 제 2실시예에서는 질화막 스페이서(22) 간격만큼 그 간격을 더 줄일 수 있다.That is, in the case of the first embodiment of the present invention, device separation cannot be performed at intervals smaller than the interval of the pattern in which the nitride film is formed into a specific pattern by using the first device isolation mask, whereas in the second embodiment of the present invention, the nitride film The spacing can be further reduced by the spacing of the spacers 22.
제3a도 내지 제3f도 는 본 발명의 제3실시예에 따른 반도체 소자의 소자분리 산화막 제조공정을 도시한 단면도이다.3A to 3F are cross-sectional views illustrating a device isolation oxide film manufacturing process for a semiconductor device according to a third embodiment of the present invention.
제3a도를 참조하면, 실리콘 기판(30) 상부에 질화막(31)을 증착하고, 상기 질화막(31) 상부에 소자분리용 마스크를 사용하여 특정모양의 감광막 패턴(미도시)을 형성한다.Referring to FIG. 3A, a nitride film 31 is deposited on the silicon substrate 30, and a specific photoresist pattern (not shown) is formed on the nitride film 31 by using a device isolation mask.
상기 감광막 패턴을 이용하여 하부의 질화막(31) 전체 두께와 실리콘 기판(30)의 소정두께를 식각하여 트렌치(33)를 형성한다.The trench 33 is formed by etching the entire thickness of the lower nitride film 31 and the predetermined thickness of the silicon substrate 30 using the photosensitive film pattern.
이때, 상기 실리콘 기판(30)의 식각두께는 약 500Å 정도로 되게 한다.At this time, the etching thickness of the silicon substrate 30 is about 500 kPa.
다음 상부의 감광막 패턴을 제거한다.Next, the upper photoresist pattern is removed.
제3b도를 참조하면, 전체구조 상부에 2차 절연용 산화막을 증착한 후, 상기 절연 산화막을 식각장벽을 사용하지 않고 전면식각으로 식각하여 상기 질화막 패턴(31)과 실리콘 기판(30)의 양측벽에 산화막 스페이서(34)가 형성되게 한다.Referring to FIG. 3B, after depositing a second insulating oxide film on the entire structure, the insulating oxide film is etched by using a front surface etching without using an etching barrier to both sides of the nitride film pattern 31 and the silicon substrate 30. The oxide spacer 34 is formed on the wall.
제3c도를 참조하면, 상기 질화막 패턴(31)과 산화막 스페이서(34)를 식각 장벽으로 하여 노출된 실리콘 기판(30)을 소정 깊이만큼 건식식각하여 식각홈(35)을 형성한다.Referring to FIG. 3C, the etching groove 35 is formed by dry etching the exposed silicon substrate 30 by a predetermined depth using the nitride pattern 31 and the oxide spacer 34 as an etching barrier.
다음 전체구조 상부에 소자분리용 산화막(36)을 증착하여 상기 식각홈(35)을 충분히 메우도록 한다.Next, an oxide isolation layer 36 for device isolation is deposited on the entire structure to sufficiently fill the etch groove 35.
제3d도를 참조하면, CMP 공정으로 상기 증착된 소자분리 산화막(36)을 평탄화한다.Referring to FIG. 3D, the deposited device isolation oxide layer 36 is planarized by a CMP process.
제3e도를 참조하면, 상부에 잔류한 질화막(31)을 습식식각하여 제거한다. 이때 상기 습식식각시는 인산을 사용한다.Referring to FIG. 3E, the nitride film 31 remaining above is wet-etched and removed. At this time, the wet etching uses phosphoric acid.
따라서 상기 도면에 도시된 바와 같이, 본 실시예에 따른 소자분리막 구조는 상기 CMP 공정전의 질화막(31)과 산화막(36)간의 단차가 계단형태로 이루어진다.Therefore, as shown in the drawing, in the device isolation film structure according to the present embodiment, the step between the nitride film 31 and the oxide film 36 before the CMP process has a step shape.
이와 같은 구조는 증착된 소자분리 산화막(36)의 단차가 상기 본 발명의 다른 실시예에 비해 상당히 완만하여 최종적으로 형성된 실리콘 기판(30)과 소자분리 산화막(36)간의 단차가 거의 형성되지 않는다.In this structure, the step difference between the deposited device isolation oxide layer 36 is considerably smoother than that of the other embodiments of the present invention, so that the step between the silicon substrate 30 and the device isolation oxide layer 36 finally formed is hardly formed.
제4a도 내지 제4e도는 본 발명의 제4실시예에 따른 반도체 소자의 소자 분리 산화막 제조 공정도를 도시한 단면도이다.4A through 4E are cross-sectional views illustrating a process for fabricating a device isolation oxide film of a semiconductor device according to a fourth embodiment of the present invention.
본 실시예의 공정순서는 상기 본 발명의 제1실시예에서와 동일한 공정 순서를 따르며, 제1절연막(11) 상부에 형성된 감광막 패턴(12)을 마스크로 하여 하부의 노출된 실리콘 기판(10) 식각시 일정각도 경사지게 식각하는 것으로 진행된다.The process sequence of this embodiment follows the same process sequence as in the first embodiment of the present invention, and the lower exposed silicon substrate 10 is etched using the photoresist pattern 12 formed on the first insulating layer 11 as a mask. It proceeds by etching at a certain angle of time.
또한 본 실시예에서는 소자간의 리키지를 최소화하기 위해 상기 노출된 실리콘 기판(10)을 경사식각한 후, 웰과 동일한 타입의 불순물을 주입시켜 준다.In addition, in this embodiment, the exposed silicon substrate 10 is inclined etched to minimize the leakage between the devices, and then impurities of the same type as the wells are injected.
이후 공정순서는 앞서 언급한 본 발명의 제1실시예와 동일한 순서를 따른다.Since the process sequence follows the same sequence as the first embodiment of the present invention mentioned above.
제5a도 내지 제5f도 는 본 발명의 제5실시예에 따른 반도체 소자의 소자분리 산화막 제조공정 단면도이다.5A through 5F are cross-sectional views illustrating a process of fabricating an isolation layer of a semiconductor device in accordance with a fifth embodiment of the present invention.
본 실시예의 제조공정순서는 앞서 설명한 본 발명의 제2실시예와 동일한 공정순서를 따르되, 제1절연막 패턴(21')과 상기 제1절연막 패턴(21')의 양측벽에 형성된 스페이서 형태의 제2절연막(23)을 식각 마스크로 하여 하부의 노출된 실리콘 기판(20)을 식각할 시 일정각도 경사지게 식각되게 한다.The manufacturing process sequence of this embodiment follows the same process sequence as the second embodiment of the present invention described above, but is formed in the form of a spacer formed on both side walls of the first insulating film pattern 21 'and the first insulating film pattern 21'. When the second exposed silicon substrate 20 is etched using the second insulating layer 23 as an etching mask, a predetermined angle is inclined to be etched.
또한 본 실시예에서는 소자간의 리키지를 최소화하기 위해 상기 노출된 실리콘 기판(20)을 경사식각한 후, 웰과 동일한 타입의 불순물을 주입시키는 공정이 추가된다.In addition, in the present exemplary embodiment, a process of injecting impurities of the same type as the well after inclining the exposed silicon substrate 20 in order to minimize the leakage between devices is added.
이후 공정순서는 앞서 언급한 본 발명의 제 2 실시예와 동일한 순서를 따른다.The process sequence follows the same sequence as the second embodiment of the present invention mentioned above.
이상에서 설명한 바와 같이, 본 발명은 실리콘 기판 상부에 질화막을 먼저 증착시키고, 그 상부에 소자분리용 마스크를 사용하여 증착된 질화막을 패턴화시킨 다음, 상기 질화막 패턴을 식각장벽으로 하여 노출된 실리콘 기판을 원하는 깊이만큼 식각하여 내고, 식각이 이루어진 실리콘 기판의 식가홈을 충분히 채울정도의 두께로 CVD 산화막을 증착한 다음, 평탄화 공정을 통해 상기 산화막을 평탄화시킨 후 잔류한 질화막 패턴을 인산을 이용한 습식식각으로 제거하는 공정으로 진행함으로써, 종래의 열적산화방법을 이용한 기술에서보다 소자분리면적을 최소화시키면서 분리된 소자간의 리키지를 최소화시켜 반도체 소자의 제조수율 및 신뢰성을 향상시킬 수 있다.As described above, in the present invention, a nitride film is first deposited on a silicon substrate, and a nitride film deposited by using a device isolation mask is patterned thereon, and the silicon substrate is exposed using the nitride film pattern as an etch barrier. Is etched to the desired depth, the CVD oxide film is deposited to a thickness sufficient to fill the etched groove of the etched silicon substrate, and then the planarization process is performed to planarize the oxide film, and the remaining nitride pattern is wet-etched using phosphoric acid. By proceeding to the process to remove, it is possible to improve the manufacturing yield and reliability of the semiconductor device by minimizing the isolation between the separated devices while minimizing the device separation area than in the conventional thermal oxidation technology.
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