KR20040032493A - 다중 프레임 동기이탈 검출 장치 및 방법 - Google Patents

다중 프레임 동기이탈 검출 장치 및 방법 Download PDF

Info

Publication number
KR20040032493A
KR20040032493A KR1020020061668A KR20020061668A KR20040032493A KR 20040032493 A KR20040032493 A KR 20040032493A KR 1020020061668 A KR1020020061668 A KR 1020020061668A KR 20020061668 A KR20020061668 A KR 20020061668A KR 20040032493 A KR20040032493 A KR 20040032493A
Authority
KR
South Korea
Prior art keywords
frame
synchronization
deviation
unit
fas
Prior art date
Application number
KR1020020061668A
Other languages
English (en)
Other versions
KR100516915B1 (ko
Inventor
이승수
김기홍
황인호
고재영
Original Assignee
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전자통신연구원 filed Critical 한국전자통신연구원
Priority to KR10-2002-0061668A priority Critical patent/KR100516915B1/ko
Publication of KR20040032493A publication Critical patent/KR20040032493A/ko
Application granted granted Critical
Publication of KR100516915B1 publication Critical patent/KR100516915B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/26—Systems using multi-frequency codes
    • H04L27/2601—Multicarrier modulation systems
    • H04L27/2647—Arrangements specific to the receiver only
    • H04L27/2655—Synchronisation arrangements
    • H04L27/2656—Frame synchronisation, e.g. packet synchronisation, time division duplex [TDD] switching point detection or subframe synchronisation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
    • H04L7/042—Detectors therefor, e.g. correlators, state machines

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

본 발명은 다중 프레임 동기이탈 검출 장치 및 방법에 관한 것으로, 제 1 입력단자를 통해 입력된 클럭을 각각의 프레임 구조에 적합하게 분주하는 다중 프레임 클럭 생성부와, 데이터 열 조정부로부터 입력된 데이터 열에서 다중 프레임 클럭 생성부로부터 입력된 분주된 클럭에 동기된 프레임 동기 정보를 검출하는 다중 FAS 검출부와, 프레임 동기 정보를 미리 정의된 FAS 패턴과 비교하여 일치 여부를 판단하는 동기 이탈 판단부와, 동기 이탈 판단부로부터 불일치 신호를 입력받으면 데이터 열의 순서 제어 카운터를 증가시키고, 일치 신호를 입력받으면 카운터를 고정하는 데이터 열 순서 제어부와, 데이터 열 순서 제어부로부터 제어신호를 입력받아 제 2 입력단자를 통해 입력된 데이터 열을 조정하는 데이터 열 조정부 및 동기 이탈 판단부로부터 입력된 불일치 신호의 횟수가 기준값을 초과하면 동기 이탈로 판정하는 동기 이탈 검출부를 포함한다. 따라서, 전송 속도가 적용 범위에 따라 다를 수 있는 링크형 장비의 전송 구간에서 동기 이탈을 검출해야만 하는 통신 시스템에서 모든 전송속도에 대해 동기 이탈을 검출할 수 있는 효과가 있다.

Description

다중 프레임 동기이탈 검출 장치 및 방법{Detection apparatus and method for synchronization separation in multi-frame}
본 발명은 디지털 통신 시스템에서 송신측과 수신측 간에 동작을 일치시키는 동기(synchronization)에 관한 것으로서, 특히 다중 전송속도를 지원하는 디지털 통신 시스템에서 프레임의 동기이탈을 검출하는 장치 및 방법에 관한 것이다.
디지털 통신 시스템에서 데이터 전송을 위해서는 송수신 동기를 유지하는 것이 필요하다. 이때 일반적으로 동기(synchronization)라 함은 디지털 통신 시스템에서 수신측의 동작을 송신측의 동작과 일정한 시간적 관계로 유지 또는 일치시키는 것을 말한다. 디지털 통신은 동기식 전송(synchronous transmission)과 비동기식 전송(asynchronous transmission) 방법이 있는데, 동기식 전송은 전송되는 데이터와는 별도로 송신측과 수신측이 하나의 기준 클럭(clock)으로 동기신호를 맞추어 동작하며 수신측에서는 클럭에 의해 비트를 구별하게 된다. 반면에 비동기식 전송은 프레임 내에 동기신호를 포함시켜 데이터를 전송하며 수신되는 데이터열에서 클럭 정보를 추출하는 방식을 이용한다.
이러한 비동기 방식을 이용한 디지털 통신 시스템의 경우 동기 상태를 파악하는 것은 데이터 신뢰성과 밀접한 관계가 있는데, 특히 EUROCOM D/1 규정을 따르는 디지털 통신 시스템에서는 수신한 데이터의 프레임 동기 비트 위치에서 추출한 프레임 동기 정보가 미리 정의된 프레임 동기 신호(FAS;Frame Alignment Signal)와 동일할 경우에는 동기 획득 상태로 판단하게 되지만, 반면에 정의된 프레임 동기 신호와 동일하지 않을 경우 동기 상실 상태, 즉 동기 이탈로 판단하게 된다.
따라서 동기 이탈을 검출하기 위해서는 수신된 데이터열에서 프레임 동기 정보를 추출하는 과정과 미리 정의된 프레임 동기 신호와 비교하여 동기 이탈을 판단하는 과정이 필요하다. 그런데 일정한 전송 속도가 아닌 다중 전송속도를 지원하는 디지털 통신 시스템에서 프레임 동기 이탈을 검출하기 위해서는 전송 속도별로 프레임 규격이 다르므로 수신된 데이터의 전송 속도 정보를 알아야 동기 위치 정보를 추출할 수 있는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 다중 전송속도를 지원하는 디지털통신 시스템에서 수신된 데이터의 전송 속도 정보를 알지 못해도, 수신된 데이터열에서 프레임 동기 위치 정보를 추출하고 동기 이탈을 검출할 수 있는 다중 프레임 동기이탈 검출 장치를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 다중 전송속도를 지원하는 디지털 통신 시스템에서 수신된 데이터의 전송 속도 정보를 알지 못해도, 수신된 데이터열에서 프레임 동기 위치 정보를 추출하고 동기 이탈을 검출할 수 있는 다중 프레임 동기이탈 검출 방법을 제공하는데 있다.
도 1은 전송 속도별 프레임 구조를 설명하기 위한 도면.
도 2는 본 발명의 바람직한 실시예에 의한 다중 프레임 동기이탈 검출 장치를 설명하기 위한 블록도.
도 3은 본 발명의 바람직한 실시예에 의한 다중 프레임 동기이탈 검출 방법을 설명하기 위한 플로우 차트.
상기 과제를 이루기 위해, 본 발명에 의한 다중 프레임 동기이탈 검출 장치는 다중 전송속도 하에서 프레임 구조가 상이한 다중 프레임의 동기이탈 검출 방법에 있어서, 제1 입력단자를 통해 입력된 클럭을 각각의 프레임 구조에 적합하게 분주하는 다중 프레임 클럭 생성부와, 데이터 열 조정부로부터 입력된 데이터 열에서 다중 프레임 클럭 생성부로부터 입력된 분주된 클럭에 동기된 프레임 동기 정보를 검출하는 다중 FAS 검출부와, 프레임 동기 정보를 미리 정의된 FAS 패턴과 비교하여 일치 여부를 판단하는 동기 이탈 판단부와, 동기 이탈 판단부로부터 불일치 신호를 입력받으면 데이터 열의 순서 제어 카운터를 증가시키고, 일치 신호를 입력받으면 카운터를 고정하는 데이터 열 순서 제어부와, 데이터 열 순서 제어부로부터 제어신호를 입력받아 제 2 입력단자를 통해 입력된 데이터 열을 조정하는 데이터 열 조정부 및 동기 이탈 판단부로부터 입력된 불일치 신호의 횟수가 기준값을 초과하면 동기 이탈로 판정하는 동기 이탈 검출부를 포함하는 것이 바람직하다.
상기 다른 과제를 이루기 위해, 본 발명에 의한 다중 프레임의 동기이탈 검출 방법은 다중 전송속도 하에서 프레임 구조가 상이한 다중 프레임의 동기이탈 검출 방법에 있어서, 수신 데이터 열에서 다중 전송속도별 프레임 동기 정보를 추출하는 (a) 단계와, 프레임 동기 정보와 미리 정의된 FAS 패턴의 일치 여부를 판단하는 (b) 단계와, 프레임 동기 정보와 FAS 패턴이 일치하면, 데이터 열을 고정하고 동기 이탈 누적값을 감소시키는 (c) 단계와, 프레임 동기 정보와 FAS 패턴이 일치하지 않으면, 동기 이탈 누적값을 증가시키고 누적값이 기준값을 초과하는지 판단하는 (d) 단계와, 누적값이 기준값 이하이면, 데이터 열을 조정하고 (a) 단계로 이동하는 (e) 단계 및 누적값이 기준값을 초과하면, 동기 이탈로 판정하는 (f) 단계를 포함하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.
도 1은 전송 속도별 프레임 구조를 설명하기 위한 도면으로서, 도 1(a)는 256Kbps 프레임 구조, 도 1(b)는 512Kbps 프레임 구조, 도 1(c)는 1024Kbps 프레임 구조, 도 1(d)는 2048Kbps 프레임 구조를 나타낸다. 도 1(a)를 참조하면, 256Kbps 프레임 구조는 8 비트로 되어 있으며, 6개의 채널 이외에 프레임 동기 신호 정보를 갖는 FAS 영역이 있다. 도 1(b), 도 1(c) 및 도 1(d)에서도 채널 영역 이외에 FAS 영역이 존재한다. 이러한 FAS 신호는 예를 들어 000011101100101의 패턴이 반복되는데, 데이터 통신에서 수신 데이터 열의 동기 상태를 확인하기 위해서는 프레임의 시작 비트가 FAS 패턴과 일치하는지 확인하여야 한다. 이를 위해서는 프레임의 시작 위치를 추적하여 FAS 패턴을 추출하는 것이 필요하고, 15개의 프레임을 수신한 후 각 프레임에 분포된 신호와 FAS 패턴과 비교하는 과정이 필요하다. 수신 데이터 열에서 추출한 프레임 동기 정보가 FAS 동기 패턴일 경우에는 동기 획득 상태로 판정하고, FAS 동기 패턴과 다를 경우에는 동기상실 상태, 즉 동기이탈로 판정한다. 따라서, 다중 전송속도를 지원하는 디지털 통신 시스템에서 동기이탈을 판정하기 위해서는 수신된 데이터 열에서 프레임 동기정보를 추출하는 과정과 추출된 프레임 동기정보를 FAS 동기 패턴과 비교하여 동기이탈을 검출하는 과정이 필요하다.
이하, 도 2를 참조하여 다중 프레임 동기이탈 검출 장치를 설명한다.
도 2는 본 발명의 바람직한 실시예에 의한 다중 프레임 동기이탈 검출 장치를 설명하기 위한 블록도로서, 다중 프레임 클럭 생성부(202), 데이터 열 조정부(204), 다중 FAS 검출부(206), 동기 이탈 판단부(208), 데이터 열 순서 제어부(210) 및 동기 이탈 검출부(212)로 이루어진다.
다중 프레임 클럭 생성부(202)에는 입력 단자 IN1을 통해 클럭이 입력되고, 데이터 열 조정부(204)에는 입력 단자 IN2를 통해 직렬 데이터가 입력된다. 수신된 클럭은 다중 프레임 클럭 생성부(202)에서 4개의 클럭으로 분주된다. 예를 들어 입력 데이터의 전송 속도가 256Kbps, 512Kbps, 1024Kbps, 2048Kbps 이고 입력 클럭이 256KHz 라면, 이를 두배하여 512KHz 클럭이 생성되고, 네배하여 1024KHz 클럭이 생성되는 것이다. 즉, 다중 프레임 클럭 생성부(202)는 입력 클럭을 카운터를 이용하여 각각의 프레임 사이즈에 맞게 분주하는 역할을 한다. 이는 데이터 열의 전송속도에 관계없이 직렬 데이터 열의 각각의 프레임에서 동기 위치 정보를 추출하기 위함이다.
다중 FAS 검출부(206)에서는 데이터 열 조정부(204)를 통해 입력된 수신 데이터 열에서 다중 프레임 클럭 생성부(202)를 통해 생성한 4개의 클럭에 동기된 다중 속도의 데이터 열에 대한 동기 정보가 검출된다. 즉, 예를 들어 동기 정보가 유로콤(Eurocom) 규정에 의한 디지털 통신 시스템에서 '000011101100101' 와 같이 15비트로 이루어진다면, 다중 FAS 검출부(206)는 15개의 프레임을 수신하여 검출된 동기정보를 각각의 레지스터에 저장하게 된다. 최초 시도 시에는 데이터 열 조정부(204)를 통한 수신 데이터 열의 조정은 일어나지 않으며, 수신된 프레임이 동기 채널로 시작된다는 전제 하에서 임의의 한 비트에 대한 동기 정보가 검출된다.
이어서, 동기 이탈 판단부(208)에서는 다중 FAS 검출부에서 검출된 동기 정보를 미리 정의된 FAS 패턴과 비교하여 일치 여부를 판단하게 된다. 만약 FAS 패턴과 일치하지 않을 경우 동기 이탈 판단부(208)는 동기 이탈로 판단하고, 데이터 열 순서 제어부(210)의 카운터 값을 증가시켜 데이터열 조정부(204)에서 수신 데이터 열을 조정하게 된다. 예를 들어, 수신된 프레임 구조에서 한 비트 이동된 채널의 데이터를 추출하여 다중 FAS 검출부(206)에서는 동기정보를 추출하고, 다시 동기 이탈 판단부(208)에서 FAS 패턴과 비교하게 된다.
이러한 절차를 반복하여도, 각각의 15개의 프레임을 모두 수신할 때까지 수신된 데이터열에서 FAS 패턴을 검출하지 못할 경우에는 동기 이탈 판단부(208)에서 동기 이탈로 판단하고, 동기 이탈 검출부(212)는 동기 이탈된 횟수를 카운트하여 횟수가 미리 결정된 기준값을 초과할 경우 동기 이탈을 검출하게 된다. 예를 들면 동기 이탈이 연속해서 4회 이상 발생할 경우에는 동기 이탈 검출로 판정하는 것이다.
반대로 다중 FAS 검출부(206)에서 검출된 동기 정보를 동기 이탈 판단부(208)에서 비교한 결과 FAS 패턴과 일치하는 경우에는 데이터열 순서 제어부(210)의 카운터 값을 고정하여 데이터열 조정부(204)을 통해 수신되는 데이터열의 위치를 조정하지 않고 계속해서 동기 이탈을 감시하게 된다.
이하에서는, 도 3를 참조하여 다중 프레임 동기이탈 검출 방법을 설명한다.
도 3은 본 발명의 바람직한 실시예에 의한 다중 프레임 동기이탈 검출 방법을 설명하기 위한 플로우 차트로서, 데이터 열의 수신을 시작하여 FAS 를 검출하고 동기 이탈을 판단하는 단계로 이루어진다(제 302단계~제 318단계).
수신 데이터 열로부터 다중 프레임 동기 정보를 검출한다(제 302단계). 즉, 수신한 데이터 열에서 여러가지 전송속도별로 동기 정보를 추출한 후 저장하여 다중 프레임 동기 정보를 검출하게 된다.
이어서, 미리 정의된 FAS 와 제 302단계에서 검출한 다중 프레임 동기 정보를 비교하여 FAS 와 일치하는지 판단한다(제 304단계). 만일, 다중 프레임 동기 정보와 FAS 패턴이 일치하여 수신된 데이터 열에서 FAS 패턴을 검출하였다고 판단될 경우에는 데이터 열을 고정한다(제 306단계). 그리고, 동기 이탈 누적값을 하나 감소시킨 후(제 308단계), 계속해서 수신 데이터 열에서 동기 이탈 여부를 감시하게 된다.
반대로 다중 프레임 동기 정보와 FAS 패턴이 일치하지 않아 수신된 데이터 열에서 FAS 패턴을 검출하지 못했다고 판단될 경우에는 동기 이탈 누적값을 하나 증가시키고(제 310단계) 증가된 동기 이탈 누적값이 소정의 기준값을 초과하는지 판단한다(제 312단계). 소정의 기준값이란 데이터 전송 속도 등에 따라 미리 설정될 수 있는 것으로, 예를 들면 동기 이탈이 연속해서 4회를 초과하여 발생할 경우에는 동기 이탈 검출로 판정하기 위해 기준값을 4로 설정할 수 있다.
만일, 동기 이탈 누적값이 기준값과 같거나 작으면 수신된 데이터 열을 조정하고(제 314단계), 위치가 조정된 데이터 열에 대한 동기 이탈 여부를 계속 감시하게 된다. 즉, 다시 제 302 단계로 이동하여 조정된 데이터 열에서 다시 다중 프레임 동기 정보를 검출하여 상기의 과정을 반복한다.
그러나 동기 이탈 누적값이 기준값을 초과한다면 수신된 데이터 열에 대한 동기 이탈 검출을 판정한다(제 316단계). 즉, 수신된 데이터 열에서 FAS 패턴 동기 정보를 찾지 못하였음을 확인하게 되는데, 이는 수신 데이터 열이 전송 중 각종 잡음에 의해 정상적인 동기 프레임 정보를 상실한 경우이므로 수신 데이터 열은 의미가 없는 정보가 된다. 따라서 재동기(제 318단계)에 의해 처음부터 다시 수신을 시작해야만 한다.
이상에서 설명한 바와 같이, 본 발명에 의한 다중 프레임 동기이탈 검출장치 및 방법은, 수신된 직렬 데이터 열에서 전송 속도와 프레임의 동기 위치 정보를 알지 못하는 상황에서 동기 이탈 검출 여부를 판정할 수 있으므로, 전송 속도가 적용 범위에 따라 다를 수 있는 링크형 장비의 전송 구간에서 동기 이탈을 검출해야만 하는 통신 시스템에서 모든 전송속도에 대해 동기 이탈을 검출할 수 있는 효과가 있다. 따라서 단일 수신 프레임에서 동기 이탈을 검출하는 기존의 단일 프레임 동기 이탈 검출 방법들과는 차별성이 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (6)

  1. 다중 전송속도 하에서 프레임 구조가 상이한 다중 프레임의 동기이탈 검출 장치에 있어서,
    제1 입력단자를 통해 입력된 클럭을 각각의 프레임 구조에 적합하게 분주하는 다중 프레임 클럭 생성부;
    하기 데이터 열 조정부로부터 입력된 데이터 열에서 상기 다중 프레임 클럭 생성부로부터 입력된 분주된 클럭에 동기된 프레임 동기 정보를 검출하는 다중 FAS 검출부;
    상기 프레임 동기 정보를 미리 정의된 FAS 패턴과 비교하여 일치 여부를 판단하는 동기 이탈 판단부;
    상기 동기 이탈 판단부로부터 불일치 신호를 입력받으면 데이터 열의 순서 제어 카운터를 증가시키고, 일치 신호를 입력받으면 상기 카운터를 고정하는 데이터 열 순서 제어부;
    상기 데이터 열 순서 제어부로부터 제어신호를 입력받아 제 2 입력단자를 통해 입력된 데이터 열을 조정하는 데이터 열 조정부; 및
    상기 동기 이탈 판단부로부터 입력된 불일치 신호의 횟수가 기준값을 초과하면 동기 이탈로 판정하는 동기 이탈 검출부를 포함하는 것을 특징으로 하는 다중 프레임 동기이탈 검출 장치.
  2. 제 1항에 있어서, 상기 다중 프레임 클럭 생성부는
    제1 입력단자를 통해 입력된 클럭의 배수를 취하여 연속적으로 클럭을 분주하는 것을 특징으로 하는 다중 프레임 동기이탈 검출 장치.
  3. 제 1항에 있어서, 상기 미리 정의된 FAS 패턴은
    유로콤(Eurocom) 규정에 의한 디지털 통신 시스템에서 "000011101100101"인 것을 특징으로 하는 다중 프레임 동기이탈 검출 장치.
  4. 제 1항에 있어서, 상기 기준값은
    "4"인 것을 특징으로 하는 다중 프레임 동기이탈 검출 장치.
  5. 다중 전송속도 하에서 프레임 구조가 상이한 다중 프레임의 동기이탈 검출 방법에 있어서,
    (a) 수신 데이터 열에서 다중 전송속도별 프레임 동기 정보를 추출하는 단계;
    (b) 상기 프레임 동기 정보와 미리 정의된 FAS 패턴의 일치 여부를 판단하는 단계;
    (c) 상기 프레임 동기 정보와 상기 FAS 패턴이 일치하면, 상기 데이터 열을 고정하고 동기 이탈 누적값을 감소시키는 단계;
    (d) 상기 프레임 동기 정보와 상기 FAS 패턴이 일치하지 않으면, 동기 이탈 누적값을 증가시키고 상기 누적값이 기준값을 초과하는지 판단하는 단계;
    (e) 상기 누적값이 상기 기준값 이하이면, 상기 데이터 열을 조정하고 상기 (a) 단계로 이동하는 단계; 및
    (f) 상기 누적값이 상기 기준값을 초과하면, 동기 이탈로 판정하는 단계를 포함하는 것을 특징으로 하는 다중 프레임 동기이탈 검출 방법.
  6. 제 5항에 있어서, 상기 미리 정의된 FAS 패턴은
    유로콤(Eurocom) 규정에 의한 디지털 통신 시스템에서 "000011101100101"인 것을 특징으로 하는 다중 프레임 동기이탈 검출 방법.
KR10-2002-0061668A 2002-10-10 2002-10-10 다중 프레임 동기이탈 검출 장치 및 방법 KR100516915B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2002-0061668A KR100516915B1 (ko) 2002-10-10 2002-10-10 다중 프레임 동기이탈 검출 장치 및 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0061668A KR100516915B1 (ko) 2002-10-10 2002-10-10 다중 프레임 동기이탈 검출 장치 및 방법

Publications (2)

Publication Number Publication Date
KR20040032493A true KR20040032493A (ko) 2004-04-17
KR100516915B1 KR100516915B1 (ko) 2005-09-26

Family

ID=37332386

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0061668A KR100516915B1 (ko) 2002-10-10 2002-10-10 다중 프레임 동기이탈 검출 장치 및 방법

Country Status (1)

Country Link
KR (1) KR100516915B1 (ko)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5463627A (en) * 1993-02-23 1995-10-31 Matsushita Electric Industrial Co., Ltd. Frame synchronizing apparatus for quadrature modulation data communication radio receiver
JPH08204693A (ja) * 1995-01-24 1996-08-09 Nec Eng Ltd フレーム同期回路
JPH1065660A (ja) * 1996-08-15 1998-03-06 Nec Eng Ltd フレーム同期回路
JPH11239121A (ja) * 1998-02-19 1999-08-31 Nec Eng Ltd ディジタル通信装置
KR100317810B1 (ko) * 1998-12-31 2001-12-22 서평원 디지털 계위 구조의 리프레머 및 프레임 손실 검사 장치

Also Published As

Publication number Publication date
KR100516915B1 (ko) 2005-09-26

Similar Documents

Publication Publication Date Title
CA2158113C (en) Nested digital phase lock loop
US5144668A (en) Signal overlap detection in a communication system
US5229996A (en) Split-window time alignment
US8731036B2 (en) Packet filter-based clock synchronization system, apparatus, and method, and program thereof
US7519750B2 (en) Linear burst mode synchronizer for passive optical networks
EP0965194B1 (en) Continuous synchronization adjustment in a telecommunications system
US6714611B1 (en) Wireless network with user clock synchronization
KR101937405B1 (ko) Fdd 통신에서 프레임을 이용한 클럭 동기 장치 및 클럭 동기 방법
US6134287A (en) Method and apparatus for time aligning a frame in a communication system
KR100516915B1 (ko) 다중 프레임 동기이탈 검출 장치 및 방법
US7697546B2 (en) Synchronization of distributed cable modem network components
EP1478119A2 (en) Method of recovering clock signal using user clock code in TDM digital video signal and transmitting/receiving apparatus user for the method
US20110316596A1 (en) Phase locking for multiple serial interfaces
US5228037A (en) Line interface for high-speed line
KR100489214B1 (ko) 데이터 열의 동기 이탈 판정 장치 및 방법
CA2110030C (en) Method and apparatus for clock synchronizing system
JP2871364B2 (ja) モデムの送信同期装置及び方法
JP3047627B2 (ja) 同期維持装置
JPH01241934A (ja) 同期判定方式
JP2937783B2 (ja) スタッフ同期方式
JPH08256181A (ja) バースト通信用自動利得リセット回路
JP3055602B2 (ja) 疑似同期防止回路
JP2001156691A (ja) Ｔｄｍａ通信システム、中継装置および同期確立方法
JP2850692B2 (ja) フレーム同期装置
JPH03113929A (ja) 秘密通信の同期復帰方式

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130710

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140703

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150703

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20160630

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20170703

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20180625

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20190701

Year of fee payment: 15