KR20040026015A - 플라즈마 디스플레이 패널의 구동방법 - Google Patents

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Abstract

본 발명은 화이트밸런스를 유지할 수 있도록 한 플라즈마 디스플레이 패널에 관한 것이다.
본 발명에 따른 플라즈마 디스플레이 패널은 상부기판 상에 나란하게 교번적으로 형성된 다수의 서스테인전극쌍들과 하부기판 상에 상기 서스테인전극쌍들과 직교하도록 형성된 다수의 어드레스전극들의 교차부마다에 적색, 녹색 및 청색을 발광하기 위한 방전셀들이 매트릭스 형태로 배열된 플라즈마 디스플레이 패널에 있어서, 서스테인전극쌍들 각각은, 상대적으로 넓은 폭을 가지며 광투과율이 좋은 투명전도성물질이 상기 각 방전셀들 가장자리영역에서 소정 폭만큼 패터닝된 투명전극과, 투명전극에 비해 상대적으로 좁은 폭을 가지며 상기 투명전극의 저항성분을 보상하기 위한 금속버스전극을 구비하며; 어드레스전극들은 상기 적색, 녹색 및 청색 방전셀별로 전극 폭을 달리하는 것을 특징으로 한다.

Description

플라즈마 디스플레이 패널의 구동방법{Driving Method of Plasma Display Panel}
본 발명은 플라즈마 디스플레이 패널에 관한 것으로, 특히 화이트밸런스를 유지할 수 있도록 한 플라즈마 디스플레이 패널에 관한 것이다.
최근 들어, 평판 디스플레이 장치로서 대형패널의 제작이 용이한 플라즈마 디스플레이 패널(Plasma Display Panel; 이하, "PDP"라 한다)이 주목받고 있다. PDP는 통상 디지털 비디오데이터에 따라 화소들 각각의 방전기간을 조절함으로써 화상을 표시하게 된다. 이러한 PDP로는 도 1에 도시된 바와 같이 3전극을 구비하고 교류전압에 의해 구동되는 교류형 PDP가 대표적이다.
도 1은 통상적으로 교류형 PDP에 매트릭스 형태로 배열되어진 셀 구조를 나타내는 사시도이며, 도 2는 도 1에 도시된 PDP의 단면도를 나타낸다. 여기서, 도 2에 도시된 PDP의 하판은 90도 회전시킨 단면도를 나타낸다.
도 1 및 도 2를 참조하면, PDP 셀은 상부기판(10) 상에 순차적으로 형성된 서스테인전극쌍(14, 16), 상부 유전체층(18) 및 보호막(20)을 가지는 상판과, 하부기판(12) 상에 순차적으로 형성된 어드레스전극(22), 하부 유전체층(24), 격벽(26) 및 형광체층(28)을 가지는 하판을 구비한다.
서스테인전극쌍(14, 16) 각각은 상대적으로 넓은 폭을 가지며 90% 이상의 광투과율이 좋은 투명전극물질(ITO)로 이루어진 투명전극(14A, 16A)과, 상대적으로좁은 폭을 가지는 금속전극(14B, 16B)으로 이루어진다. 여기서, 투명전극물질(ITO)은 저항값이 크므로 전력을 효율적으로 전달하지 못한다. 따라서, 투명전극(14A, 16A) 상에 도전성이 좋은 물질, 예를 들면 은(Ag)이나 구리(Cu)로 이루어진 금속전극(14B, 16B)을 형성시킴으로써 투명전극(14A, 16A)의 저항성분을 보상한다. 이러한 서스테인전극쌍(14, 16)은 스캔전극 및 서스테인전극으로 구성된다. 스캔전극(14)에는 패널스캔을 위한 스캔신호와 방전유지를 위한 서스테인신호가 주로 공급되고, 서스테인전극(16)에는 서스테인신호가 주로 공급된다. 상부 유전체층(18)과 하부 유전체층(24)에는 전하가 축적된다. 보호막(20)은 스퍼터링에 의한 상부 유전체층(18)의 손상을 방지하여 PDP의 수명을 늘릴 뿐만 아니라 2차 전자의 방출 효율을 높이게 된다. 보호막(20)으로는 통상 산화마그네슘(MgO)이 이용된다. 어드레스전극(22)은 상기 유지전극쌍(14, 16)과 교차하게 형성된다. 이 어드레스전극(22)에는 디스플레이될 셀들을 선택하기 위한 데이터신호가 공급된다. 격벽(26)은 어드레스전극(22)과 나란하게 형성되어 방전에 의해 생성된 자외선이 인접한 셀에 누설되는 것을 방지한다. 형광체층(28)은 하부 유전체층(24) 및 격벽(26)의 표면에 도포되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 그리고, 가스방전을 위한 불활성 가스가 내부의 방전공간에 주입된다.
이러한 PDP 셀은 어드레스전극(22)과 스캔전극(14) 사이의 대향방전에 의해 선택된 후 서스테인전극쌍(14, 16) 사이의 면방전에 의해 방전을 유지하게 된다. PDP 셀에서는 유지방전시 발생되는 자외선에 의해 형광체(28)가 발광함으로써 가시광이 셀 외부로 방출되게 된다. 이 결과, 셀들을 가지는 PDP는 화상을 표시하게 된다. 이 경우, PDP는 비디오데이터에 따라 셀의 방전유지기간, 즉 유지방전 횟수를 조절하여 영상 표시에 필요한 계조(Gray Scale)를 구현하게 된다.
이러한 교류 면방전형 PDP는 화상의 계조(Gray Scale)를 표현하기 위하여 다수개의 서브필드로 분리되어 구동되고, 각 서브필드기간에는 비디오 데이터의 가중치에 비례시킨 횟수의 발광이 진행됨으로써 계조표시가 행해지게 된다. 실례로, 도 3에 도시된 바와 같이 8비트의 비디오 데이터를 이용하여 256계조로 화상이 표시되는 경우 각 방전셀에서의 1 프레임 표시 기간(예를 들면, 1/60초=약 16.7msec)은 8개의 서브필드(SF1 내지 SF8)로 분할하게 된다. 각 서브필드들(SF1 내지 SF8)은 다시 리셋기간, 어드레스기간 및 서스테인기간으로 분할하고, 그 서스테인기간에 1:2:4:8: …:128의 비율로 가중치를 부여하게 된다. 여기서, 리셋기간은 방전셀을 초기화하는 기간이고, 어드레스기간은 비디오데이터의 논리값에 따라 선택적인 어드레스방전이 발생하게 하는 기간이며, 서스테인기간은 상기 어드레스방전이 발생된 방전셀에서 방전이 유지되게 하는 기간이다. 리셋기간과 어드레스기간은 각 서브필드 기간에 동일하게 할당된다.
도 3은 도 1에 도시된 PDP를 하나의 서브필드 기간동안 구동하기 위한 구동파형도로서, Y, Z, X 각각은 스캔전극(14), 서스테인전극(16), 어드레스전극(22) 각각에 공급되는 구동파형을 나타낸다.
리셋기간(RPD)에서 스캔전극(14)에 리셋펄스(RP)가 공급된다. 리셋펄스(RP)는 램프파 형태로 셋업(Set-up) 시 전압이 증가하고 셋다운(Set-down) 시는 전압이감소하는 형태를 가진다. 셋업시 스캔전극(14)와 서스테인전극(16) 사이에서 리셋방전이 발생되어 상부 유전층(18)에 벽전하가 형성된다. 이어서, 셋다운시 감소하는 전압에 의해 불필요한 하전입자들이 부분적으로 소거되어 벽전하가 오방전을 일으키지 않으면서 다음의 어드레스방전에 도움을 줄 정도로 감소하게 된다. 이 벽전하 감소를 위하여, 리셋펄스(RP)의 셋다운 기간에서 서스테인전극(16)에 정극성(+)의 직류전압(Vs)을 공급한다. 이 정극성(+)의 직류전압(Vs)에 대하여 리셋펄스(RP)는 서서히 감소하는 형태로 공급되므로 셋다운시 스캔전극(14)이 유지전극(16)에 대하여 상대적인 부극성(-)이 됨으로써, 즉 극성이 반전됨으로써 셋업 기간에 생성된 벽전하들이 감소하게 된다. 이렇게 리셋펄스(RP)의 공급에 의해 리셋방전이 일어나게 되고 어드레스 방전에 필요한 벽전하가 전 화면의 셀들에 동일하게 형성된다.
어드레스기간(APD)에서 스캔전극(14)에 스캔펄스(SP)가 공급됨과 아울러 동시에 어드레스전극(22)에 데이터펄스(DP)가 공급됨으로써 어드레스방전이 발생하게 된다. 이 어드레스방전으로 형성된 벽전하는 다른 방전셀들이 어드레스되는 기간동안 유지된다.
서스테인기간(SPD)의 시작부에서 스캔전극(14)에 트리거링펄스(TP)를 공급하여 어드레스기간(APD)에서 충분히 벽전하가 형성된 방전셀(11)들에서 유지방전이 개시되게 한다. 이어서, 서스테인전극(16)과 스캔전극(14)에 교번적으로 서스테인펄스(SUSPz, SUSPy)를 공급하여 유지기간(SPD) 동안 유지방전이 유지되게 한다.
소거기간(EPD)은 유지기간(SPD)에 이어서 서스테인전극(16)에 소거펄스(EP)를 공급하여 유지되던 방전이 중지되게 한다. 이때 소거펄스(EP)는 발광크기가 작게끔 램프파 형태를 가지며 방전 소거를 위해 1㎲ 정도의 짧은 펄스폭을 가지게 된다. 이러한 소거펄스(EP)에 의한 짧은 소거방전으로 하전입자들이 소거되어 방전이 중지하게 된다.
이러한 방법으로 구동되는 PDP에서는 방전효율과 발광효율을 얼마나 개선시키느냐에 따라 전체 효율을 좌우하게 된다고 해도 과언이 아니다. 그러나, 발광효율은 형광체의 개선이 따르지 않는 한 그 효율을 향상시키기가 매우 어렵기 때문에 형광체를 개선하지 않는 한 현재로서는 방전효율을 최적화시키는 것이 빠른 효과를 얻을 수 있는 방법이라 할 수 있다.
방전효율은 PDP의 구동기간 중에서 어드레스기간(APD)과 서스테인기간(SPD)에서 가장 높게 나타난다. 리셋기간(RPD)은 실제 방전효율에 크게 영향을 미치지 못한다. 어드레스기간(APD)과 서스테인기간(SPD)의 방전효율 기여도는 각각 3 : 7의 비율이라고 볼 때, PDP의 방전효율은 서스테인기간(SPD) 동안의 기여도가 가장 크므로 서스테인기간(SPD) 동안 방전효율을 최적화시키는 것이 가장 바람직하다. 다만 특성 정도에 따라서 어드레스기간(APD)과 함께 고려할 경우 방전효율을 극대화시킬 수도 있으며 어드레스기간(APD)을 함께 고려하지 않아야 방전효율을 극대화시킬 수도 있으므로 서스테인기간(SPD)에서의 특성을 최적화하려는 방안에 대해서는 신중해야만 한다.
현재, 일반적으로 PDP에서 사용하고 있는 서스테인기간(SPD)에서의 구동파형은 도 4에 도시되어 있다. 도 4를 참조하면, 서스테인기간(SPD) 동안 어드레스전극(X)에는 0V의 기준전압을 공급하며 스캔전극(Y)과 서스테인전극(Z)에는 교번적으로 제1 및 제2 서스테인펄스(SUSPy,SUSPz)를 공급하여 대향방전을 유도한다. 이러한 종래의 PDP 구동에서는 대향방전을 하기 때문에 초기 휘도는 향상되지만, 궁극적으로는 휘도가 급격히 감소하는 결과를 초래하여 제품으로서의 신뢰도를 떨어뜨리는 불안정성을 내포하고 있다.
도 5를 참조하면, 서스테인기간(SPD)의 어드레스전극(X)에 플로팅(floating) 상태이거나 기저전위(0V)가 공급되는 경우 각 방전셀에서의 방전 상태를 나타낸 것이다. 먼저, 어드레스전극(X)에 기저전위(0V)가 공급되는 경우 어드레스방전 및 서스테인방전에 의해 방전셀 중심으로 강한 방전이 일어나게 된다. 서스테인 방전시 서스테인전극쌍(Y, Z) 사이의 대향방전에 따른 강한 방전이 발생하여 높은 휘도를 갖지만 방전시간이 지남에 따라 발광 휘도가 순식간에 사라진다.
다음으로 서스테인기간(SPD)에 어드레스전극(X)이 플로팅 상태인 경우 방전셀 전체에서 고르게 방전이 일어나게 된다. 또한, 어드레스전극(X)에 기저전위(0V)가 인가될 때보다 방전 유지 시간이 길어짐을 알 수 있다.
이러한 서스테인기간(SPD) 동안 어드레스전극(X)에 영전위(0V)를 공급하거나 어드레스전극(X)이 플로팅 상태인 경우 각 방전전셀의 방전상태를 자세히 살펴보기로 하자.
도 6은 서스테인기간의 어드레스전극(X)에 기저전위(0V)를 공급하는 경우 서스테인전극쌍에 인가되는 서스테인펄스에 따른 방전상태를 나타내는 도면이다.
도 6을 참조하면, 어드레스전극(X)에는 기저전위(0V)가 유지되는 동안 스캔전극(Y)과 서스테인전극(X)에는 서스테인펄스(SUSPy,SUSPz)가 교번적으로 인가된다.
먼저 도 6(a)에서와 같이 스캔전극(Y)에 서스테인펄스(SUSPy)가 공급되는 경우 스캔전극(Y)과 서스테인전극(Z) 사이에는 면방전에 따른 서스테인 방전이 일어난다. 또한, 서스테인전극(Z)과 어드레스전극(X)은 동전위를 이루므로 스캔전극(Y)과 어드레스전극(X) 사이에도 대향방전이 일어난다. 이러한 대향방전으로 인하여 스캔전극(Y)에 인가되는 서스테인펄스(SUSPy)에 따른 강한 서스테인 방전이 일어나지 못하게 된다.
이후, 스캔전극(Y)에 공급되는 서스테인펄스(SUSPy)가 폴링되는 (b) 시점에서는 (a)에서의 서스테인방전을 소거하도록 한 자가소거방전이 일어난다. 이러한 자가소거방전을 통하여 서스테인방전에 의해 형성된 벽전하를 소거시킴게 된다.
(c) 시점에서의 서스테인전극(Z)에 서스테인펄스(SUSPz)가 다시 공급되는 경우 스캔전극(Y)과 서스테인전극(Z) 사이에는 면방전에 따른 서스테인 방전이 일어난다. 또한, 스캔전극(Y)과 어드레스전극(X)은 동전위를 이루므로 서스테인전극(Y)과 어드레스전극(X) 사이에도 대향방전이 일어난다. 이러한 대향방전으로 인하여 스캔전극(Y)에 인가되는 서스테인펄스(SUSPy)에 따른 강한 서스테인 방전이 일어나지 못하게 된다.
상기에서와 같이 서스테인방전시 방전셀 중심영역에서 강한 방전을 일으키지 못하여 강한 휘도를 가지지 못하게 된다.
도 7은 서스테인기간에 어드레스전극(X)이 플로팅 상태인 경우 서스테인전극쌍에 인가되는 서스테인펄스에 따른 방전상태를 나타내는 도면이다.
도 7을 참조하면, 스캔전극(Y)과 서스테인전극(X)에는 서스테인펄스 (SUSPy,SUSPz)가 교번적으로 인가된다. 어드레스전극(X)은 플로팅 상태이므로 스캔전극(Y)과 서스테인전극(X)에 인가되는 서스테인전압(Vs)에 연동하여 소정의 데이터전압(DP)을 가지게 된다. 이러한 서스테인전압(Vs) 및 데이터전압(DP)의 전압차에 의해 스캔전극(Y) 및 서스테인전극(X)과 어드레스전극(X) 사이에는 어드레스전극(X)에 0V 가 공급될 때마다 약방전이 발생하게 된다. 이로 인하여, 스캔전극(Y)과 서스테인전극(X) 사이에 강한 면방전이 발생하게 되고 높은 휘도를 가질 수 있게 된다.
그러나, 상기에서와 같은 구성을 가지는 PDP 및 그 구동방법은 전극(ITO) 자체가 형광체 영역을 지나가고 있기 때문에 격벽쪽에 붙어있는 형광체가 방전 영역에 노출될 수밖에 없으며 특히, 격벽은 유전율이 상판 유전체층과 거의 동일하기 때문에 차징에 따른 이온 충돌을 유발시킬 수 있어 급격히 발광효율이 떨어지는 문제점을 안고 있다.
상기에서의 문제점인 휘도 및 방전효율을 상승시키기 위해 도 8에서와 같은 구동방법이 제시된 바 있다.
도 8을 참조하면, 종래의 다른 PDP 구동방법은 서스테인기간에서 어드레스전극(X)에 데이터펄스(DP)를 공급하는 것을 특징으로 한다. 이를 상세히 설명하면, 어드레스전극(X)에는 스캔전극(Y) 및 서스테인전극(Z)에 공급되는 서스테인펄스(SUSPy, SUSPz)의 라이징 시점을 중심에 위치하도록 한 데이터펄스(DP)이 공급된다. 이는 어드레스전극(X)에 미리 소정의 전압을 공급하고 서스테인펄스(SUSPy, SUSPz)의 인가에 따른 방전시 면방전을 극대화시키도록 한 것이다. 또한, 서스테인기간에 인가되는 데이터펄스(DP)의 폭이 좁을 수록 소정 임계폭까지는 휘도가 증가한다. 이로 인하여, 적,녹,청색(R,G,B) 방전셀 내 어드레스전극(X)에 인가되는 데이터펄스(DP) 폭을 녹색(G)>적색(R)>청색(B) 순으로 설정함으로써 청색(B) 휘도를 증가시킴과 아울러 화이트 밸런스를 유지할 수 있게 된다.
그러나, 종래의 다른 PDP 구동방법에서는 데이터펄스(DP)를 공급하는 시점을 정하는 데 어려움이 있으며, 적색, 녹색 및 청색 방전셀별로 데이터펄스(DP) 폭을 달리 구성할 경우 회로상 복잡성과 아울러 제조비용이 상승하는 문제점이 있다.
따라서, 본 발명의 목적은 화이트 밸런스를 유지할 수 있도록 한 플라즈마 디스플레이 패널에 관한 것이다.
도 1은 종래의 3전극 교류 면방전 플라즈마 디스플레이 패널을 나타내는 사시도.
도 2는 도 1에 도시된 플라즈마 디스플레이 패널을 나타내는 단면도.
도 3은 도 1에 도시된 플라즈마 디스플레이 패널의 구동방법을 나타내는 구동파형도.
도 4는 도 3에 도시된 서스테인기간의 구동파형도.
도 5는 도 1에 도시된 플로팅 상태의 어드레스전극과 영전위의 어드레스전극에서의 방전셀의 방전 상태를 나타내는 도면.
도 6는 도 5에 도시된 영전위를 어드레스전극에 공급하는 경우의 방전상태를 나타내는 도면.
도 7은 도 5에 도시된 어드레스전극을 플로팅 상태로 하는 경우의 방전상태를 나타내는 도면.
도 8은 플라즈마 디스플레이 패널의 다른 구동방법을 나타내는 구동파형도.
도 9는 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 패널을 나타내는도면.
도 10은 도 9에 도시된 플라즈마 디스플레이 패널의 구동방법을 나타내는 구동파형도.
도 11은 도 9에 도시된 구동파형에서의 각 구간에 따른 방전 상태를 나타내는 도면.
도 12는 도 9에 도시된 어드레스전극 폭에 따른 방전셀의 휘도 정도를 나타내는 도면.
도 13은 도 9에 도시된 PDP의 투명전극 패턴 정도에 따른 휘도 정도를 나타내는 도면.
도 14는 본 발명의 제2 실시예에 따른 플라즈마 디스플레이 패널을 나타내는 도면.
도 15는 본 발명의 제3 실시예에 따른 플라즈마 디스플레이 패널을 나타내는 도면.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 상부기판12 : 하부기판
14,44 : 스캔전극 16,46 : 서스테인전극
18 : 상부 유전체층20 : 보호막
22,52,54,56 : 어드레스전극24 : 하부 유전체층
26,48 : 격벽28 : 형광체층
상기 목적을 달성하기 위하여, 본 발명에 따른 플라즈마 디스플레이 패널은
상부기판 상에 나란하게 교번적으로 형성된 다수의 서스테인전극쌍들과 하부기판 상에 상기 서스테인전극쌍들과 직교하도록 형성된 다수의 어드레스전극들의 교차부마다에 적색, 녹색 및 청색을 발광하기 위한 방전셀들이 매트릭스 형태로 배열된 플라즈마 디스플레이 패널에 있어서, 상기 서스테인전극쌍들 각각은, 상대적으로 넓은 폭을 가지며 광투과율이 좋은 투명전도성물질이 상기 각 방전셀들 가장자리영역에서 소정 폭만큼 패터닝된 투명전극과, 상기 투명전극에 비해 상대적으로 좁은 폭을 가지며 상기 투명전극의 저항성분을 보상하기 위한 금속버스전극을 구비하며; 상기 어드레스전극들은 상기 적색, 녹색 및 청색 방전셀별로 전극 폭을 달리하는 것을 특징으로 한다.
본 발명에서의 어드레스전극들은 청색 > 녹색 > 적색 방전셀 순으로 전극 폭을 구성하는 것을 특징으로 한다.
본 발명에서의 상기 어드레스전극들은 투명전극들과 대응하는 영역에서만 청색 > 녹색 > 적색 방전셀 순으로 전극 폭을 구성하는 것을 특징으로 한다.
본 발명의 경우 상기 적색, 녹색 및 청색을 발광하기 위한 방전셀들을 구획하기 위한 격벽들을 더 구비하는 것을 특징으로 한다.
본 발명에서의 상기 투명전극들은 상기 격벽들을 중심으로 소정 폭 만큼 패터닝되는 것을 특징으로 한다.
본 발명에서의 상기 격벽들의 상탑부 폭은 약 40 내지 50㎛ 정도이며, 상기 격벽들의 하탑부 폭은 상기 상탑부 폭의 약 2배 정도인 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예를 도 9 내지 도 15를 참조하여 상세하게 설명하기로 한다.
도 9는 본 발명의 실시예에 따른 PDP를 나타내는 도면이다.
도 9를 참조하면, 본 발명의 실시예에 따른 PDP는 서로 나란하고 교번하게 배치된 스캔전극들(44) 및 서스테인전극들(46)과; 스캔전극들(44) 및 서스테인전극들(46)과 교차되는 어드레스전극들(52)을 구비한다. 또한, 스캔전극들(44) 및 서스테인전극들(46)이 배치된 상부기판에는 상기 전극들을 덮도록 상부 유전체층(도시하지 않음)과 보호막(도시하지 않음)이 형성되며, 어드레스전극이 배치된 하부기판에는 어드레스전극들(52)을 덮도록 하부 유전체층(도시하지 않음)이 형성된다. 그리고, 하부 유전체층 상에는 스캔전극들(44), 서스테인전극들(46) 및 어드레스전극들(52)의 교차 영역마다 형성된 방전공간을 구획하기 위한 격벽들(48)이 형성되며, 하부 유전체층과 격벽들(48)의 표면에는 형광체(도시하지 않음)이 형성된다. 이러한 격벽들(48)에 의한 매트릭스 형태의 방전셀들은 동일 크기를 가진다.
스캔전극들(44) 및 서스테인전극들(46)은 상대적으로 넓은 폭을 가지며 90% 이상의 광투과율이 좋은 투명전극물질(ITO)로 이루어진 투명전극(44A, 46A)과, 상대적으로 좁은 폭을 가지는 금속버스전극(44B, 46B)으로 구성된다. 여기서, 투명전극물질(ITO)은 저항값이 크므로 전력을 효율적으로 전달하지 못한다. 따라서, 투명전극(44A, 46A) 상에 도전성이 좋은 물질, 예를 들면 은(Ag)이나 구리(Cu)로 이루어진 금속전극(44B, 46B)을 형성시킴으로써 투명전극(44A, 46A)의 저항성분을 보상한다. 이러한 서스테인전극쌍(44, 46)은 스캔전극 및 서스테인전극으로 구성된다. 스캔전극(44)에는 패널스캔을 위한 스캔신호와 방전유지를 위한 서스테인신호가 주로 공급되고, 서스테인전극(46)에는 서스테인신호가 주로 공급된다. 본 발명에서의 투명전극(44A, 46A)은 격벽들(48)을 중심으로 소정 폭으로 패터닝된다.
또한, 어드레스전극들(52R,52G,52B)은 적색(R), 녹색(G) 및 청색(B) 방전셀들별로 서로 다른 전극 폭을 가진다. 이러한 서로 다른 전극 폭을 서스테인 기간에서의 어드레스전극들(X)에 인가되는 데이터펄스에 적용하고자 하는 것이다.
도 10은 도 9에 도시된 PDP의 구동방법을 나타내는 구동파형도이다.
도 10을 참조하면, 본 발명에 따른 PDP의 구동방법에서는 서스테인기간 동안 서스테인전극들(Z)에 공급되는 서스테인펄스(SUSPz)는 스캔전극들(Y)에 공급되는 서스테인펄스(SUSPy)와 오버랩(Overlap)되도록 공급된다. 또한, 어드레스전극들(X)에는 스캔전극들(Y)에 공급되는 서스테인펄스(SUSPy)의 라이징(Rising) 및 폴링(Falling) 시점을 중심으로 한 소정 폭의 데이터 펄스(DP)가 공급된다.
상기의 구동파형을 통하여 동작을 설명하면, 먼저 스캔전극들(Y)에 트리거펄스(TP)를 공급한다. 트리거펄스(TP)는 어드레스기간에서 충분히 벽전하가 형성된 방전셀들에서 서스테인방전을 개시되게 한다. 이 경우 어드레스전극들(X)에는 트리거펄스(TP)의 폴링시점을 중심으로 한 데이터 펄스(DP)가 공급된다. 이후 서스테인전극들(Z)에 서스테인펄스(SUSPz)가 공급되며, 어드레스전극들(X)에는 상기 서스테인펄스(SUSPz)의 라이징 시점을 중심으로 한 소정 폭을 가지는 데이터펄스(DP)가 공급된다. 이러한 데이터펄스(DP)를 통하여 스캔전극들(Y)과 서스테인전극들(Z) 사이에는 강한 면방전이 일어나게 된다.
이후 서스테인기간 동안 서스테인전극들(Z)에 공급되는 서스테인펄스(SUSPz)는 스캔전극들(Y)에 공급되는 서스테인펄스(SUSPy)와 오버랩(Overlap)되도록 공급된다. 이에 대한 동작은 도 11과 결부하여 설명하기로 한다.
먼저 스캔전극들(Y)에는 서스테인펄스(SUSPy)가 공급되며, 어드레스전극들(X)에는 서스테인펄스(SUSPy)의 라이징 시점을 중심으로 한 데이터펄스(DP)가 공급된다. 스캔전극들(Y)에 인가되는 서스테인펄스(SUSPy)는 소정 시간만큼 서스테인전압(Vs)을 유지하며, 스캔전극들(Y)에 인가되는 서스테인펄스(SUSPy)이 유지되는 기간과 소정 폭이 중첩되도록 서스테인전극들(Z)에 서스테인펄스(SUSPz)가 공급되기 시작한다. 서스테인전극들(Z)에 인가되는 서스테인펄스(SUSPz)는 이후 계속 서스테인전압(Vs)을 유지되는 동안 스캔전극들(Y)에 인가되는 서스테인펄스(SUSPy)는 오프된다. 이 때, 어드레스전극들(X)에는 스캔전극들(Y)에 인가되는 서스테인펄스(SUSPy)가 오프되는 경우 즉, 폴링 시점을 중심으로한 데이터펄스(DP)가 공급된다.
이러한 구동을 통하여, (a) 시점에서는 스캔전극들(Y)에 인가되는 서스테인펄스(SUSPy)와 함께 스캔전극들(Y)과 서스테인전극들(Z) 사이에는 강한 서스테인방전이 일어나며, 데이터펄스전압이 인가되는 어드레스전극들(X)과 스캔전극들(Y) 사이에는 미약한 방전이 일어난다. 이 때 발생하는 미약한 방전은 강한 서스테인방전에 크게 영향을 미치지 아니한다.
다음 (b) 시점에서는 스캔전극들(Y)과 서스테인전극들(Z)에 서스테인펄스(SUSPy, SUSPz)가 동시에 인가되어 동전위를 이룸으로 인하여 방전이 일어나지 않게 된다. 이는 스캔전극들(Y)과 서스테인전극들(Z)에 인가되는 서스테인펄스(SUSPy, SUSPz)가 서로 오버랩되는 동안 지속된다.
스캔전극들(Y)에 인가되는 서스테인펄스(SUSPy)가 폴링하는 (c) 시점에서는 서스테인전극들(Z)과 스캔전극들(Y) 사이의 전압차에 의해 강한 서스테인방전이 일어나며, 데이터펄스전압이 인가되는 어드레스전극들(X)과 서스테인전극들(Z) 사이에는 미약한 방전이 일어난다. 이 때 발생하는 미약한 방전은 강한 서스테인방전에 크게 영향을 미치지 아니한다.
마지막으로 서스테인전극들(Z)에 인가되는 서스테인펄스(SUSPz)가 폴링시 세 전극들은 영전위 즉, 기저전위(0V)로 동전위를 이룸으로써 방전이 일어나지 않고 오히려 방전셀 내 벽전하들이 소거되는 자가 소거방전이 일어난다.
상기에서와 같이 본 발명에 따른 PDP를 구동할 경우 방전 손실을 줄임으로써 방전효율이 향상됨과 아울러 휘도를 향상시킬 수 있다.
도 12는 도 9에 도시된 어드레스전극 폭에 따른 방전셀의 휘도 정도를 나타내는 도면이고, 도 13은 도 9에 도시된 PDP의 투명전극 패턴 정도에 따른 휘도 정도를 나타내는 도면이다.
도 12 및 도 13을 참조하면, 어드레스전극들(X)의 전극폭이 커질 수록 도 10에 도시된 데이터펄스(DP) 스위칭과 연계하여 휘도 특성이 향상됨을 알수 있다. 또한, 스캔전극들(Y) 및 서스테인전극들(Z) 내 투명전극(ITO)의 패턴 폭이 커질 수록 휘도 특성이 저하됨을 알 수 있다. 이는 투명전극의 패턴 폭이 커질 경우 방전 전극 면적이 줄어들기 때문이다. 그리고, 투명전극 패턴 폭이 어느 임계 폭에 이르게 되면 휘도가 급격히 감소됨을 알 수 있다.
상기 그래프들을 살펴보면, 어드레스전극들(X)의 전극 폭이 커질 수록 어드레스전극들(X)에 인가되는 데이터펄스(DP)의 스위칭 효과도 커짐으로써 휘도는 증가나 이와는 반대로 투명전극(ITO)의 패턴 폭이 커질 수록 휘도는 감소한다.
도 9에 도시된 PDP는 상기의 내용에 부합하도록 투명전극(ITO)을 패터닝하면서 어드레스전극들(X)의 전극 폭을 청색(B)>녹색(G)>적색(R) 순으로 구성한다. 이로 인하여, 휘도 또한 청색(B)>녹색(G)>적색(R) 순으로 높게 하여 화이트 밸런스가 조절될 수 있다. 여기서, 투명전극(ITO)이 패터닝됨으로써 무효전력이 감소하여 효율이 증대되고, 방전셀 중앙부에서의 강한 방전으로 격벽과 인접한 방전영역에서의 방전을 작게 하여 격벽 형광체 열화를 지연시킴으로써 잔상을 감소시키고 수명을 향상시킬 수 있다. 또한 어드레스전극들(X)의 전극과 서스테인기간에 데이터펄스를 스위칭 함으로써 화이트 밸런스가 조절됨과 아울러 방전효율을 향상시킬 수 있다.
도 14는 본 발명의 제2 실시예에 따른 PDP를 나타내는 도면으로서, 도 9에서의 제1 실시예와 비교하여 격벽의 폭을 좁게 형성한 것이다.
이를 상세히 하면, 격벽(48)의 상탑폭은 현재 WVGA(800x480) 해상도의 경우 종래 및 제1 실시예의 경우 약 75㎛ 정도로 형성된다. 본 발명의 경우에는 이를 더 좁게 즉, 40 내지 50㎛ 정도로 하는 것을 특징이다. 이 때, 격벽(48)의 하탑폭은 상탑폭의 약 2배 크기로 형성된다. 이로 인하여, 투명전극(ITO) 패턴과 격벽 형광체의 이격 거리가 늘어나게 되어 잔상 및 수명 개선에 긍정적인 효과를 얻을 수 있게 된다.
도 15는 본 발명의 제3 실시예에 따른 PDP를 나타내는 도면이다.
도 15를 참조하면, 본 발명의 제3 실시예에 따른 PDP는 도 9에 도시된 제1 실시예와 비교하여 어드레스전극들(X)의 전극폭을 투명전극들(44A, 46A) 영역에서 청색(B)>녹색(G)>적색(R) 순으로 구성한다. 이로 인하여, 녹색 및 청색 방전셀내 어드레스전극들(56G, 56B)은 청색 방전셀내 어드레스전극들(56R)과 동일한 폭을 가지는 주전극(58a, 60a)과, 주전극(58a, 60a)으로부터 투명전극들(44A, 46A) 형성영역에서만 소정 폭만큼 신장되는 보조전극(59b, 60b)을 구비한다.
상기 구성에 따른 구동 및 효과는 제1 실시예와 동일하므로 이에 대한 설명은 생략하기로 한다.
상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널은 어드레스전극들(X)의 전극 폭을 청색(B)>녹색(G)>적색(R) 순으로 구성함과 아울러 서스테인기간의 어드레스전극들(X)에 데이터 스위치 펄스를 인가함으로써 화이트 밸런스를 조절할 수 있게 된다. 다시 말하여, 본 발명은 투명전극(ITO)의 패턴시 효율은 증대되지만 ㅎ쉬도가 감소하는 종래의 문제를 해결하기 위하여 안출된 것으로써, 패턴화된 투명전극(ITO), 적/녹/청색에 따라 어드레스전극(X)의 폭을 다르게 하는 것 그리고 서스테인 기간 동안 어드레지전극들(X)에 인가되는 전압의 스위칭 구동시 휘도가 향상되는 것을 이용하여 효율향상과 휘도향상을 동시에 달성하여 어드레스전극(X) 폭에 따른 화이트 밸런스와 투명전극(X)의 패턴시 발생되는 휘도손실의 종래 문제점을 동시에 해결하게 된다. 또한, 본 발명은 서스테인전극쌍의 투명전극을 패터닝하여 무효전력의 감소 및 격벽 형광체 열화를 지연시킴으로써 잔상을 감소시킴과 아울러 방전효율도 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (6)

  1. 상부기판 상에 나란하게 교번적으로 형성된 다수의 서스테인전극쌍들과 하부기판 상에 상기 서스테인전극쌍들과 직교하도록 형성된 다수의 어드레스전극들의 교차부마다에 적색, 녹색 및 청색을 발광하기 위한 방전셀들이 매트릭스 형태로 배열된 플라즈마 디스플레이 패널에 있어서,
    상기 서스테인전극쌍들 각각은,
    상대적으로 넓은 폭을 가지며 광투과율이 좋은 투명전도성물질이 상기 각 방전셀들 가장자리영역에서 소정 폭만큼 패터닝된 투명전극과,
    상기 투명전극에 비해 상대적으로 좁은 폭을 가지며 상기 투명전극의 저항성분을 보상하기 위한 금속버스전극을 구비하며;
    상기 어드레스전극들은 상기 적색, 녹색 및 청색 방전셀별로 전극 폭을 달리하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  2. 제 1 항에 있어서,
    상기 어드레스전극들은 청색 > 녹색 > 적색 방전셀 순으로 전극 폭을 구성하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  3. 제 1 항에 있어서,
    상기 어드레스전극들은 투명전극들과 대응하는 영역에서만 청색 > 녹색 > 적색 방전셀 순으로 전극 폭을 구성하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  4. 제 1 항에 있어서,
    상기 적색, 녹색 및 청색을 발광하기 위한 방전셀들을 구획하기 위한 격벽들을 더 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  5. 제 4 항에 있어서,
    상기 투명전극들은 상기 격벽들을 중심으로 소정 폭 만큼 패터닝되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  6. 제 4 항에 있어서,
    상기 격벽들의 상탑부 폭은 약 40 내지 50㎛ 정도이며,
    상기 격벽들의 하탑부 폭은 상기 상탑부 폭의 약 2배 정도인 것을 특징으로 하는 플라즈마 디스플레이 패널.
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